- 您现在的位置：买卖IC网 > PDF目录299575 > OR3T307S240-DB (LATTICE SEMICONDUCTOR CORP) FPGA, 196 CLBS, 48000 GATES, PQFP240 PDF资料下载
参数资料
| 型号： | OR3T307S240-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 48000 GATES, PQFP240 |
| 封装： | PLASTIC, SQFP-240 |
| 文件页数： | 187/203页 |
| 文件大小： | 1368K |
| 代理商： | OR3T307S240-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页当前第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
84
Lattice Semiconductor
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
FPGA States of Operation (continued)
If conguration has begun, an assertion of RESET or
PRGM
initiates an abort, returning the FPGA to the ini-
tialization state. The PRGM and RESET pins must be
pulled back high before the FPGA will enter the cong-
uration state. During the start-up and operating states,
only the assertion of PRGM causes a reconguration.
In the master conguration modes, the FPGA is the
source of conguration clock (CCLK). In this mode, the
initialization state is extended to ensure that, in daisy-
chain operation, all daisy-chained slave devices are
ready. Independent of differences in clock rates, master
mode devices remain in the initialization state an addi-
tional six internal clock cycles after INIT goes high.
When conguration is initiated, a counter in the FPGA
is set to 0 and begins to count conguration clock
cycles applied to the FPGA. As each conguration data
frame is supplied to the FPGA, it is internally assem-
bled into data words. Each data word is loaded into the
internal conguration memory. The conguration load-
ing process is complete when the internal length count
equals the loaded length count in the length count eld,
and the required end of conguration frame is written.
All OR3Cxx I/Os operate as TTL inputs during congu-
ration (OR3Txxx I/Os are CMOS-only). All I/Os that are
not used during the conguration process are
3-stated with internal pull-ups.
Warning: During conguration, all OR3Txxx inputs
have internal pull-ups enabled. If these inputs are
driven to 5V, they will draw substantial current (
5 ma).
This is due to the fact that the inputs are pulled up to
3V.
During conguration, the PIC and PLC latches/FFs are
held set/reset and the internal BIDI buffers are 3-
stated. The combinatorial logic begins to function as
the FPGA is congured. Figure 50 shows the general
waveform of the initialization, conguration, and start-
up states.
Conguration
The
ORCA Series FPGA functionality is determined by
the state of internal conguration RAM. This congura-
tion RAM can be loaded in a number of different
modes. In these conguration modes, the FPGA can
act as a master or a slave of other devices in the sys-
tem. The decision as to which conguration mode to
use is a system design issue. Conguration is dis-
cussed in detail, including the conguration data format
and the conguration modes used to load the congu-
ration data in the FPGA, following a description of the
start-up state.
5-4482(F)
Figure 50. Initialization/Configuration/Start-Up Waveforms
VDD
M[3:0]
CCLK
HDC
LDC
DONE
USER I/O
INTERNAL
RESET
(gsrn)
CONFIGURATION
OPERATION
INITIALIZATION
START-UP
RESET
PRGM
INIT
Select
devices
have
been
discontinued.
See
Ordering
Information
section
for
product
status.
相关PDF资料 |
PDF描述 |
|---|---|
| OR3T556PS240-DB | FPGA, 324 CLBS, 80000 GATES, PQFP240 |
| OR3T806PS240-DB | FPGA, 484 CLBS, 116000 GATES, PQFP240 |
| OR3T807PS240-DB | FPGA, 484 CLBS, 116000 GATES, PQFP240 |
| OR3T55-4BA256I | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| OR3T55-4BA256 | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| OR3T30-7S240I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55 | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-4BA256I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-4PS208I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-4PS240I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
发布紧急采购，3分钟左右您将得到回复。