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参数资料
| 型号： | OR3T307S240-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 48000 GATES, PQFP240 |
| 封装： | PLASTIC, SQFP-240 |
| 文件页数： | 189/203页 |
| 文件大小： | 1368K |
| 代理商： | OR3T307S240-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页当前第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
86
Lattice Semiconductor
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
FPGA States of Operation (continued)
Note: F = nished, no more CLKs required.
5-2761(F)
Figure 51. Start-Up Waveforms
Reconguration
To recongure the FPGA when the device is operating
in the system, a low pulse is input into PRGM. The con-
guration data in the FPGA is cleared, and the I/Os not
used for conguration are 3-stated. The FPGA then
samples the mode select inputs and begins recongu-
ration. When reconguration is complete, DONE is
released, allowing it to be pulled high.
Partial Reconguration
All
ORCA device families have been designed to allow
a partial reconguration of the FPGA at any time. This
is done by setting a bit stream option in the previous
conguration sequence that tells the FPGA to not reset
all of the conguration RAM during a reconguration.
Then only the conguration frames that are to be modi-
ed need to be rewritten, thereby reducing the congu-
ration time.
Other bit stream options are also available that allow
one portion of the FPGA to remain in operation while a
partial reconguration is being done. If this is done, the
user must be careful to not cause contention between
the two congurations (the bit stream resident in the
FPGA and the partial reconguration bit stream) as the
second reconguration bit stream is being loaded.
Other Conguration Options
There are many other conguration options available to
the user that can be set during bit stream generation in
ispLEVER. These include options to enable boundary
scan and/or the microprocessor interface (MPI) and/or
the programmable clock manager (PCM), readback
options, and options to control and use the internal
oscillator after conguration.
Other useful options that affect the next conguration
(not the current conguration process) include options
to disable the global set/reset during conguration, dis-
able the 3-state of I/Os during conguration, and dis-
able the reset of internal RAMs during conguration to
allow for partial congurations (see above). For more
information on how to set these and other conguration
options, please see the ispLEVER documentation.
Di
C1
C2
C3
C4
F
C1
C2
C3
C4
C1
C2
C3
C4
C1, C2, C3, OR C4
Di + 1
Di
Di + 2
Di + 3
Di + 4
Di + 1
Di
Di + 2
Di + 3
Di + 4
CCLK_SYNC
DONE IN
U1
U2
U3
U4
F
U1
U2
U3
U4
U1
U2
U3
U4
UCLK_NOSYNC
Di + 1
Di
Di + 2
Di + 3
Di + 4
Di + 1
Di + 2
Di + 3
UCLK_SYNC
UCLK PERIOD
SYNCHRONIZATION UNCERTAINTY
DONE IN
F
C1
U1, U2, U3, OR U4
DONE
I/O
GSRN
ACTIVE
DONE
I/O
GSRN
ACTIVE
DONE
I/O
GSRN
ACTIVE
DONE
I/O
GSRN
ACTIVE
UCLK
F
CCLK_NOSYNC
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