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参数资料
| 型号： | OR3T307S240-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 48000 GATES, PQFP240 |
| 封装： | PLASTIC, SQFP-240 |
| 文件页数： | 36/203页 |
| 文件大小： | 1368K |
| 代理商： | OR3T307S240-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页当前第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
130
Lattice Semiconductor
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
Timing Characteristics (continued)
Table 59. OR3C/Txxx Input to General System Clock (SCLK) Setup/Hold Time (Pin-to-Pin)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ispLEVER.
This clock delay is for a fully routed clock tree that uses the clock network. It includes both the input buffer delay and the clock routing to the PIO
FF CLK input. The delay will be reduced if any of the clock branches are not used. The given setup (delayed and no delay) and hold (delayed)
timing allows the input clock pin to be located in any PIO on any side of the device, but a PIO FF must be used. The hold (no delay) timing
assumes the clock pin is located at one of the four middle PICs on any side of the device and that a PIO FF is used. If the clock pin is located
elsewhere, then the last parameter in the table must be added to the hold (no delay) timing.
5-4847(F)
Figure 81. Input to System Clock Setup/Hold Time
Description
(TJ = 85 °C, VDD = min)
Device
Speed
Unit
-4
-5
-6
-7
Min
Max
Min
Max
Min
Max
Min
Max
Input to SCLK Setup Time
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
0.00
—
0.00
—
0.00
—
0.00
—
ns
Input to SCLK Setup Time
(delayed data input)
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
0.99
0.79
—
1.33
1.22
1.09
0.93
0.78
—
1.47
1.40
1.33
1.26
1.19
—
3.09
3.03
2.97
2.91
2.86
—
ns
Input to SCLK Hold Time
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
6.82
7.62
—
4.74
5.01
5.56
6.19
7.07
—
3.64
3.83
4.18
4.56
5.14
—
3.04
3.22
3.54
3.89
4.44
—
ns
Input to SCLK Hold Time
(delayed data input)
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
0.00
—
0.00
—
0.00
—
0.00
—
ns
Additional Hold Time if Non-
mid-PIC Used as SCLK Pin
(no delay on data input)
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
0.41
0.63
—
0.16
0.20
0.36
0.55
1.11
—
0.18
0.21
0.37
0.57
1.05
—
0.17
0.20
0.35
0.55
1.02
—
ns
Q
D
SCLK
INPUT
PIO FF
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