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参数资料
| 型号： | PEF22508E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PBGA256 |
| 封装： | 17 X 17 MM, 1 MM PITCH, PLASTIC, LBGA-256 |
| 文件页数： | 115/193页 |
| 文件大小： | 10683K |
| 代理商： | PEF22508E |
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OctalLIU
TM
PEF 22508 E
Pin Descriptions
Data Sheet
28
Rev. 1.0, 2005-06-02
J6
MCLK
I
–
Master Clock
A reference clock of better than ±32 ppm accuracy in
the range of 1.02 to 20 MHz must be provided on this
pin. The OctalLIU
TM internally derives all necessary
clocks from this master
(see registers GCM(6:1)).
G13
SYNC
I
PU
Clock Synchronization of DCO-R
If a clock is detected on pin SYNC the
DCO-R circuitry of the OctalLIU
TM synchronizes to this
1.544/2.048 MHz clock (see LIM0.MAS, CMR1.DCS
and CMR2.DCF). Additionally, in master mode the
OctalLIU
TM is able to synchronize to an 8 kHz reference
clock (IPC.SSYF = 1). If not connected, an internal
pull-up transistor ensures high input level.
G12
FSC
O
–
8 kHz Frame Synchronization
The optionally synchronization pulse is active high or
low for one 2.048/1.544 MHz cycle (pulse width =
488 ns for E1and 648 ns or T1/J1).
Digital (Framer) Interface Receive
C2
RDO1
O
–
Receive Data Out, port 1
Received data at RL1, RL2 is sent to RDOP, RDON.
Clocking of data is done with the rising or falling edge of
RCLK.
C1
FCLKR1
I/O
PU
Framer Data Clock Receive, port 1
Input if PC5.CSRP = 0, output if PC5.CSRP = 1.
E4
RDO2
O
–
Receive Data Out, port 2
See description of RDOP1.
E1
FCLKR2
I/O
PU
Framer Data Clock Receive, port 2
See description of FCLKR1.
L6
RDO3
O
–
Receive Data Out, port 3
See description of RDOP1.
K4
FCLKR3
I/O
PU
Framer Data Clock Receive, port 3
See description of FCLKR1.
M3
RDO4
O
–
Receive Data Out, port 4
See description of RDOP1.
M1
FCLKR4
I/O
PU
Framer Data Clock Receive, port 4
See description of FCLKR1.
P15
RDO5
O
–
Receive Data Out, port 5
See description of RDOP1.
P16
FCLKR5
I/O
PU
Framer Data Clock Receive, port 5
See description of FCLKR1.
M10
RDO6
O
–
Receive Data Out, port 6
See description of RDOP1.
M16
FCLKR6
I/O
PU
Framer Data Clock Receive, port 6
See description of FCLKR1.
F15
RDO7
O
–
Receive Data Out, port 7
See description of RDOP1.
Table 1
I/O Signals (cont’d)
Pin No. Ball
No.
Name
Pin Type Buffer
Type
Function
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554E | DATACOM, FRAMER, PBGA160 |
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22508EV1.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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