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参数资料
| 型号： | PEF22508E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PBGA256 |
| 封装： | 17 X 17 MM, 1 MM PITCH, PLASTIC, LBGA-256 |
| 文件页数： | 143/193页 |
| 文件大小： | 10683K |
| 代理商： | PEF22508E |
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Data Sheet
53
Rev. 1.0, 2005-06-02
OctalLIU
TM
PEF 22508 E
Functional Description
SAMPLE
Is a test mode which provides a snapshot of pin levels during normal operation.
IDCODE
A 32-bit identification register is serially read out on pin TDO. It contains the version number (4 bits), the device
code (16 bits) and the manufacturer code (11 bits). The LSB is fixed to "1".
The ID code field is set to (MSB to LSB): 0001 0000 0000 1101 1110 0000 1000 0011
B.
Version number (first 4 bits) = 0001
B
Part Number (next 16 bits) = 0000 0000 1101 1110
B
Manufacturer ID (next 11 bits) =0000 1000 001
B
LSB fixed to 1.
BYPASS
A bit entering TDI is shifted to TDO after one TCK clock cycle.
An alphabetical overview of all TAP controller operation codes is given in Table 10.
3.5.5
Master Clocking Unit
The OctalLIU
TM provides a flexible clocking unit, which references to any clock in the range of 1.02 to 20 MHz
supplied on pin MCLK, see Figure 16.
The clocking unit has two different modes:
In the so called “flexible master clocking mode” (GCM2.VFREQ_EN = 1, CMR2) the clocking unit has to be
tuned to the selected reference frequency by setting the global clock mode registers GCM(8:1) accordingly,
see formulas in GCM6. All eight ports can work in E1 or T1 mode individually. After reset the clocking unit is
in “flexible master clocking mode”.
In the so called “clocking fixed mode” (GCM2.VFREQ_EN = 0) the tuning of the clocking unit is done
internally so that no setting of the global clock mode registers GCM(8:1) is necessary. All eight ports must work
together either in E1 or in T1 mode.
For the calculation for the appropriate register settings see GCM6. Calculation can be done easy by using the
flexible Master Clock Calculator which is part of the software support of the OctalLIU
TM, see Chapter 8.3.
All required clocks for E1 or T1/J1 operation are generated by this circuit internally. The global setting depends
only on the selected master clock frequency and is the same for E1 and T1/J1 because both clock rates are
provided simultaneously.
To meet the E1 requirements the MCLK reference clock must have an accuracy of better than ± 32 ppm. The
synthesized clock can be controlled on pins RCLK and FCLKR.
Table 10
TAP Controller Instruction Codes
TAP Instruction
Instruction Code
BYPASS
11111111
EXTEST
00000000
IDCODE
00000100
SAMPLE
00000001
Reserved for device test
01010011
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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