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参数资料
| 型号： | PEF22508E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PBGA256 |
| 封装： | 17 X 17 MM, 1 MM PITCH, PLASTIC, LBGA-256 |
| 文件页数： | 23/193页 |
| 文件大小： | 10683K |
| 代理商： | PEF22508E |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页当前第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页
Data Sheet
119
Rev. 1.0, 2005-06-02
OctalLIUTM
PEF 22508 E
Register DescriptionClock Mode Register 2
DCF
4
rw
DCO-R Center- Frequency Disabled
See also Table 19.
0B
, The DCO-R circuitry is frequency centered in master mode if no
2.048 MHz reference clock on pin SYNC is provided or in slave
mode if a loss-of-signal occurs in combination with no 2.048 MHz
clock on pin SYNC or a gapped clock is provided on pin RCLKI and
this clock is inactive or stopped.
1B
, The center function of the DCO-R circuitry is disabled. The
generated clock (DCO-R) is frequency frozen in that moment when
no clock is available on pin SYNC or pin RCLKI. The DCO-R
circuitry starts synchronization as soon as a clock appears on pins
SYNC or RCLKI.
IRSP
3
rw
Internal Receive System Frame Sync Pulse
Note: Recommendation: This bit should be set to 1.
0B
, The frame sync pulse is derived from RDOP output signal
internally (free running).
1B
, The frame sync pulse for the receive system interface is internally
sourced by the DCO-R circuitry. This internally generated frame
sync signal can be output (active low) on multifunction ports RP(A
to D) (RPC(3:0) = 0001H).
IRSC
2
rw
Internal Receive Digital (Framer) Clock
See also Figure 35.
0B
, The working clock for the receive framer interface is sourced by
FCLKR or in receive elastic buffer bypass mode from the
corresponding extracted receive clock RCLK.
1B
, The working clock for the receive framer interface is sourced
internally by DCO-R or in bypass mode by the extracted receive
clock. FCLKR is ignored.
IXSC
0
rw
Internal Transmit Digital (Framer) Clock
See also Figure 35.
0B
, The working clock for the transmit framer interface is sourced by
FCLKX.
1B
, The working clock for the transmit framer interface is sourced
internally by the working clock of the receive framer interface.
FCLKX is ignored.
Field
Bits
Type
Description
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554E | DATACOM, FRAMER, PBGA160 |
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| PES12-42S-N0024 | |
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| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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