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参数资料
| 型号： | PEF22508E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PBGA256 |
| 封装： | 17 X 17 MM, 1 MM PITCH, PLASTIC, LBGA-256 |
| 文件页数： | 156/193页 |
| 文件大小： | 10683K |
| 代理商： | PEF22508E |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页当前第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页
Data Sheet
65
Rev. 1.0, 2005-06-02
OctalLIU
TM
PEF 22508 E
Functional Description
The receive clock output RCLK of every channel can be switched between 2 sources, see multiplexer “D” in
If the DCO-R is the source of RCLK the following frequencies are possible: 1.544, 3.088, 6.176, and 12.352 in
T1/J1 mode and 2.048, 4.096, 8.192, and 16.384 MHz in E1 mode. Controlling of the frequency is done by the
register bits CMR4.RS(1:0).
If the recovered clock out (of the clock and data recovery) is the source of RCLK (see multiplexer “D” in
Figure 17), only 2.048 MHz (1.544 MHz) is possible as output frequency.
3.7.9.1
Receive Jitter Attenuation Performance
For E1 the jitter attenuator meets the jitter transfer requirements of the ITU-T I.431 and G.735 to 739 (refer to
For T1/J1 the jitter attenuator meets the jitter transfer requirements of the PUB 62411, PUB 43802, TR-
TSY 009,TR-TSY 253, TR-TSY 499 and ITU-T I.431 and G.703 (refer to Figure 25).
Table 19
Clocking Modes of DCO-R
Mode
Internal LOS
Active
SYNC Input
System Clocks generated by DCO-R
Master
Independent
Fixed to
V
DD
DCO-R centered, if CMR2.DCF = 0. (CMR2.DCF should not be
set), see also CMR2
Master
Independent
2.048 MHz
(E1) or
1.544 MHz
(T1)
Synchronized to SYNC input (external 2.048 MHz or 1.544 MHz,
IPC.SSYF = 0), see also IPC
Master
Independent
8.0 kHz
Synchronized to SYNC input (external 8.0 kHz, IPC.SSYF = 1,
CMR2.DCF = 0)
Slave
No
Fixed to
V
DD
Synchronized to recovered line clock
Slave
No
2.048 MHz
(E1) or
1.544 MHz
(T1)
Synchronized to recovered line clock
Slave
Yes
Fixed to
V
DD
CMR1.DCS = 0: DCO-R is centered, if CMR2.DCF = 0.
(CMR2.DCF should not be set)
CMR1.DCS = 1: Synchronized on recovered line clock
Slave
Yes
2.048 MHz
CMR1.DCS = 0: Synchronized to SYNC input
(external 2.048 MHz or 1.544 MHz)
CMR1.DCS = 1: Synchronized on recovered line clock
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PDF描述 |
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参数描述 |
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