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参数资料
| 型号： | QL1P100-7PUN86C |
| 厂商： | QUICKLOGIC CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 640 CLBS, 100000 GATES, PBGA86 |
| 封装： | 6 X 6 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, TFBGA-86 |
| 文件页数： | 19/44页 |
| 文件大小： | 1101K |
| 代理商： | QL1P100-7PUN86C |
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2010 QuickLogic Corporation
QuickLogic PolarPro Device Data Sheet — 86-Pin TFBGA QL1P100
26
RAM Timing
Figure 21: RAM Module
Table 27: RAM Cell Synchronous Write Timing
Symbol
Parameter
Commercial
Industrial
Min.
Max.
Min.
Max.
tSWA
WA setup time to WCLK: time the WRITE ADDRESS must be
stable before the active edge of the WRITE CLOCK
0.29 ns
1.10 ns
0.31 ns
1.28 ns
t
HWA
WA hold time to WCLK: time the WRITE ADDRESS must be
stable after the active edge of the WRITE CLOCK
0 ns
0.21 ns
0 ns
0.20 ns
tSWD
WD setup time to WCLK: time the WRITE DATA must be
stable before the active edge of the WRITE CLOCK
0.31 ns
1.74 ns
0.40 ns
2.21 ns
tHWD
WD hold time to WCLK: time the WRITE DATA must be stable
after the active edge of the WRITE CLOCK
0 ns
0.22 ns
0 ns
0.17 ns
t
SWS
WD_SEL setup time to WCLK: time WRITE CHIP SELECT
must be stable before the active edge of the WRITE CLOCK
0.42 ns
1.10 ns
0.49 ns
1.28 ns
tHWS
WD_SEL hold time to WCLK: time WRITE CHIP SELECT
must be stable after the active edge of the WRITE CLOCK
0 ns
0.04 ns
0 ns
0.04 ns
tSWE
WEN setup time to WCLK: time the WRITE ENABLE must be
stable before the active edge of the WRITE CLOCK
0.63 ns
1.10 ns
0.74 ns
1.28 ns
t
HWE
WEN hold time to WCLK: time the WRITE ENABLE must be
stable after the active edge of the WRITE CLOCK
0 ns
RD[17:0]
WD[17:0]
WA[8:0]
WEN[1:0]
WD_SEL
WCLK
RA[8:0]
RD_SEL
RCLK
相关PDF资料 |
PDF描述 |
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