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参数资料
| 型号： | QL1P100-7PUN86C |
| 厂商： | QUICKLOGIC CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 640 CLBS, 100000 GATES, PBGA86 |
| 封装： | 6 X 6 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, TFBGA-86 |
| 文件页数： | 27/44页 |
| 文件大小： | 1101K |
| 代理商： | QL1P100-7PUN86C |
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2010 QuickLogic Corporation
QuickLogic PolarPro Device Data Sheet — 86-Pin TFBGA QL1P100 Rev. G
33
Table 35: I/O Output Register Cell Timing
Symbol
Parameter
Commercial
Industrial
Min.
Max.
Min.
Max.
tOSU
Output register setup time: time the synchronous OUTZ
input of the flip-flop must be stable before the active
clock edge
0.33 ns
0.38 ns
0.34 ns
0.36 ns
tOHL
Output register hold time: time the synchronous OUTZ
input of the flip-flop must be stable after the active clock
edge
0 ns
tOCO
Output register clock-to-out: time taken by the flip-flop to
output after the active clock edge
5.25 ns
5.99 ns
5.46 ns
6.29 ns
tORST
Output register reset delay: time between when the flip-
flop is “reset” (low) and when the output is consequently
“reset” (low)
5.85 ns
6.03 ns
tOESU
Output register clock enable setup time: time
OUTRZ_EN must be stable before the active clock edge
0.33 ns
0.51 ns
0.30 ns
0.54 ns
tOEH
Output register clock enable hold time: time OUTRZ_EN
must be stable after the active clock edge
0 ns
t
OEZSU
Output register clock enable setup time: time OEZ must
be stable before the active clock edge
0.14 ns
0.20 ns
0.15 ns
0.18 ns
tOEZH
Output register clock enable hold time: time OEZ must
be stable after the active clock edge
0 ns
t
OPD
Output signal propagation delay: propagation delay of
OUTZ to the output pad
4.82 ns
5.44 ns
5.03 ns
5.72 ns
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