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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 110/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页当前第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
6 Blocks description
SPEAR-07-NC03
6
Blocks description
6.1
CPU SUBSYSTEM & AMBA BUS
Figure 2.
ARM720T Block Diagram
6.1.1
ARM720 Processor
The ARM720T is a general purpose 32-bit RISC microprocessor with 8KB cache, enlarged
write buffer and Memory Management Unit (MMU) combined in a single chip.
The CPU within ARM720T is the ARM7TDMI.
The on-chip mixed data and instruction cache, together with the write buffer, substantially raise
the average execution speed and reduce the average amount of memory bandwidth required
by the processor.
The MMU supports a conventional two-level, page-table structure and the memory interface
has been designed to allow the performance potential to be realized without incurring high
costs in the memory system.
6.1.2
MMU Overview
The Memory Management MMU performs two primary functions. It:
●
translates virtual addresses into physical addresses
●
controls memory access permissions
The MMU hardware required to perform these functions consists of:
●
a Translation Look-aside Buffer (TLB)
●
access control logic
●
translation-table-walking logic
When the MMU is turned off (as happens on reset), the virtual address is output directly onto
the physical address bus.
MMU
8Kb Cache
ARM7TDMI
CPU
Data and Address
Buffers
AMBA Interface
Data and Address
Buffers
AMBA Interface
Control and
clocking logic
System
Control
Coprocessor
AMBA BUS
Interface
Coprocessor
Interface
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PDF描述 |
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