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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 117/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页当前第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
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SPEAR-07-NC03
6 Blocks description
29/194
When the DMA completes, the master DMA SM can be required to assert an interrupt request
to the processor and wait for new instruction, or to wake up the DMA descriptor SM to require a
new DMA descriptor fetch.
To save gates, the implementation limits the maximum DMA transfer count to 4 Kbytes, hence
the XFER_COUNT field in the DMA control registers is limited to 12 bits.
The DMA start address (DMA_ADDRESS) must be 32 bit word aligned.
The DMA wrapping address point must be 32 bit word aligned.
If an AHB error condition occurs, while the DMA is running, the SM activity is suspended, until
the error interrupt bit (MERR_INT) is reset. When the error condition is removed the DMA
makes the same request previously interrupted by the error response.
DMA descriptor SM
A dedicated SM has been implemented that, when required by the DMA master logic, starts
some AHB master read operations to load from the external memory all the information (DMA
descriptors) required to start the new DMA data transfer.
The DMA descriptor consists of a VALID bit plus 3 registers: the DMA control (DMA_CTL), the
DMA base address (DMA_ADDR) and the DMA next descriptor address register (DMA_NXT).
The Host Processor must ensure that the descriptors are up to date in memory when the DMA
descriptor SM loads them. The fetch order is: DMA_CTL, DMA_ADDR, DMA_NXT and VALID
bit.
If a fetched descriptor is not valid (VALID=0), then the DMA engine can be programmed to stop
the operation (reset the DMA_EN bit in RX_DMA_START) and raise an interrupt (RX_DONE),
or to repeat the descriptor fetch operation, until a valid descriptors is found.
The interrupt register bit named RX_NEXT is always set when a not valid descriptor is loaded.
In the first case, the DMA will then wait for the Host Processor to re-enable the DMA operation
(START_FETCH bit in the
RX_DMA_START register set to 1) before attempting anew descriptor fetch.
While, when in polling mode, the DMA will keep reloading the descriptor, with an access
frequency determined by the DFETCH_DLY field in the RX_DMA_START register.
An AHB ERROR response suspends the descriptor SM activity and reset the DMA_EN bit in
RX_DMA_START register. To help the error source understanding, the RX_DMA_CADDR
register value is the address at which the error occurred.
After clearing the error bit, the SW needs to reprogram the DMA registers, to start again a new
descriptor fetch.
6.2.2.3 TX LOGIC
The transmit (TX) DMA block includes all the logic required to manage data transfers from an
external AHB memory mapped device to the TX port of the MAC110 wrapper.
It includes:
●
TX wrapper interface
●
TX FIFO
●
TX DMA master SM
●
DMA descriptor SM
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参数描述 |
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