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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 73/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页当前第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
6 Blocks description
SPEAR-07-NC03
164/194
PRESCALER
: Prescaler configuration (considered a clock frequency of 48MHz):
Note:
Enable and Disable
After RESET timer is disabled and all interrupt sources are masked. When a timer is enabled,
an initialization phase is performed before starting to count; during that initialization phase, the
capture registers and the counter are cleared.
When a timer is disabled, the capture registers and the counter are frozen.
6.12.3.2 Timer Status Register
Mnemonic
: TIMER_STATUS1 and TIMER_STATUS2
Address
: 0x3000_0484 (Timer 1) and 0x3000_0504 (Timer 2)
Default value
: 0x0000
This register indicates the raw interrupt sources status, prior any mask setting.
REDGE
: When set a rising edge has been detected on the capture input.
FEDGE
: When set a falling edge has been detected on the capture input.
MATCH
: When set a match has occurred in the compare unit.
6.12.3.3 Timer Interrupt Acknowledge Register
Mnemonic
: TIMER_INT_ACK1 and TIMER_INT_ACK2
Address
: 0x3000_0484 (Timer 1) and 0x3000_0504 (Timer 2)
Value
Division
Frequency
Resolution
MAX Time
0000
/1
48 MHz
20.8 ns
1.365 ms
0001
/2
24 MHz
41.6 ns
2.73 ms
0010
/4
12 MHz
83.3 ns
5.46 ms
0011
/8
6 MHz
166.7 ns
10.922 ms
0100
/16
3 MHz
333.3 ns
21.845 ms
0101
/32
1.5 MHz
666.7 ns
43.69 ms
0110
/64
750 KHz
1333 ns
87.381 ms
0111
/128
375 KHz
2663 ns
174.529 ms
1000
/256
187.5 KHz
5333 ns
349.525 ms
1001:1111
Not Allowed
Bit
Field Name
Access
15:03
Reserved
RO
02
REDGE
RO
01
FEDGE
RO
00
MATCH
RO
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