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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 138/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页当前第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
6 Blocks description
SPEAR-07-NC03
FULL
: Set to '1' when DMA FIFO is full.
EMPTY
: Set to '1' when the DMA FIFO is empty.
6.2.4.12 Ethernet DMA, TX Start Register
Mnemonic
: TX_DMA_START
Address
: 0x3000_3030
Default value:
0x0000_0000
DFETCH_DLY
: Descriptor fetch delay. This field specifies, in a bus clock periods, the delay
between two descriptor fetches, in the event that the descriptor in main memory is not valid.
When set to '0' it forces the DMA_MAC logic, in case of invalid descriptor, to wait for 2**16
system bus clocks before attempting a new fetch.
ADD_CRC_DIS
: This bit drives the MAC110 input pin ADD_CRC_DISABLE to tell the MAC110
core not to add the CRC field at the end of the frame.
If its value is modified while the DMA is enabled, the results will be unpredictable.
PADDING_DIS
: This bit drives the MAC110 input pin DISABLE_PADDING, to avoid the
MAC110 add the padding bits for frames too short.
If its value is modified while the DMA is enabled, the results will be unpredictable.
UNDERRUN
: When '1', the Under Run condition, reported by the MAC in the TX packet status
word, will enable the DMA logic to retransmit the same packet to the MAC110 core, without
reporting any error condition to the CPU.
START_FETCH
: This bit is a Read/Set bit, that means it can be both read and written, but
writing a '0' has no effect.
The SW has to set this bit to '1' when the TX DMA has to start fetching the first descriptor.
The DMA logic will reset to '0' this bit and set the DMA_EN to '1' as soon as the first fetch has
been completed.
Note:
Before starting the DMA, the DMA_NXT register has to be loaded with the starting address of
the descriptor to be fetched.
DMA_EN
: Read/Clear bit: a write with '1' reset to '0' the bit value, while a write with '0' has no
effect.
Bit
Field name
Access
31-24
Reserved
RO
23-08
DFETCH_DELAY
RW
07
ADD_CRC_DIS
RW
06
PADDING_DIS
RW
05
UNDERRUN
RW
04-03
Reserved
RO
02
START_FETCH
RS
01
Reserved
RO
00
DMA_EN
RC
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