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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 23/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页当前第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
SPEAR-07-NC03
6 Blocks description
119/194
0b00010000
At reset CFGA is set to 10h.
10h indicates an 8-bit implementation.
ECP Configuration Register B (CFGB)
The CFGB register checks the PINTR1 line to determine possible conflicts. It is a Read Only
register. The bit definitions are shown below:
Extended Control Register (ECR)
This Read/Write register selects ECP mode, enables service and error interrupts and provides
interrupt status. The ECR also enables and disables DMA operations and provides FIFO empty
and FIFO full status. The bit definitions are shown below:
Bits [7:5] - ECP Mode Select
This field selects one of the following modes:
Mode 000
This puts the parallel port into Compatibility Mode and resets the pointers to the
FIFO (but not its contents). Setting the direction bit in the CTRL register does not
affect the parallel port interface in this mode. For register descriptions in this
mode, refer to Section 4.1 ‘Functional Pin Groups’ on page 13.
Mode 001
This puts the parallel port into Byte Mode and resets the pointers to the FIFO (but
not its contents). The outcome is similar to above except that the direction bit
selects forward or reverse transfers.
Bit
Name
Description
D7
-
Always return 0
D6
PINTR1
Returns the value of the PINTR1 line
D5
-
Always return 0
D4
-
Always return 0
D3
-
Always return 0
D2
-
Always return 0
D1
-
Always return 0
D0
-
Always return 0
Bit
Name
Description
D7
MODE3
Mode bit.
D6
MODE2
Mode bit.
D5
MODE1
Mode bit.
D4
INTERR
Error interrupt enable.
D3
DMAEN
DMA enable.
D2
SERVINT
Service interrupt.
D1
FIFOF
This bit is set when the FIFO is full.
D0
FIFOE
This bit is set when the FIFO is empty.
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