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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 54/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页当前第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
SPEAR-07-NC03
6 Blocks description
147/194
ENABLE
- When set to '0' prevents assertion of the chip select signal for the regions controlled
by these register.
LENGTH
- These 3 bits control the length of time that an access to the external memory region
controlled by these register will take.
SIZE
- Define the effective external bus size for an access to these memory regions.
●
00 = 8 bit
●
01 = 16 bit
●
10 = 32 bit
●
11 = NA
Note:
Note: "11" is not defined and no error condition exists for this case so responsibility lies with the
programmer to ensure this never occurs.
6.9
Shared SRAM Controller
Figure 18. Shared SRAM Controller Block Diagram
6.9.1
Overview
This block is based on 2 sub blocks:
●
8Kbyte static RAM
●
Controller to manage access to the ram
Access to the ram is driven by a round robin arbiter, which receives requests from two agents:
●
AHB master, i.e. internal CPU or DMA (by AHB bus)
●
External processor (by asynchronous external bus).
The 2 agents access the shared ram as a standard register located on its own address space,
belonging to its proper bus (AHB and external asynchronous bus).
Shared Ram access is synchronized to the 2 bus timings by means of the WAIT and nXPWAIT
signals. If the access cannot be done immediately, these 2 signals put in wait state either the
AHB bus agent or the external bus agent, respectively, until the action can be accomplished.
In other words, request of accessing the ram is done by simply accessing the addresses
reserved to the shared ram itself, and the grant condition is indirectly flagged by either the
nXPWAIT or WAIT signal de-assertion.
The interrupt signal is used to perform the handshake between PNCU and external processor.
The output of this register is compared to the byte: "55h"; if the content of the register is equal
to 55h, the interrupt is set low.
AHB
SLAVE
INTERFACE
SHARED
RAM
ARBITER
STATIC RAM
8Kbyte
EXTERNAL
PROCESSOR
INTERFACE
AMBA
BUS
EXT.
PROCESSOR
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PDF描述 |
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