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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 139/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页当前第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
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Product(s)
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Product(s)
SPEAR-07-NC03
6 Blocks description
49/194
This bit, set to '1' by the DMA after the first descriptor fetch, can be reset to '0' by the SW to
force a DMA abort and stop as soon as possible the data transfer, before the DMA completion.
When all the DMA sequences complete normally, this bit is reset by the DMA_MAC logic and a
new SW intervention is required to restart the DMA engine.
Note:
●
The DMA_EN 0->1 transition resets the FIFO content and the TX interrupts
(DMA_INT_STAT (31:16)).
●
The DMA_EN 1->0 transition forces the DMA to close immediately the transfers toward
AHB bus and MAC core. When the AHB transfer completes the
DMA_INT_STAT.TX_DONE interrupt is set and the processor can reprogram and
reactivate the TX logic.
6.2.4.13 Ethernet DMA, TX Control register
Mnemonic
: TX_DMA_CNTL
Address
: 0x3000_3034
Default value
: 0x0000_0000
ADDR_WRAP
: Determines where the DMA address counter wraps by forcing the DMA
address counter to retain the data originally written by the host in DMA_ADDR. As soon as the
DMA has read the memory location prior to the value specified in ADD_WRAP the wrapping
condition occurs.
This can be used to restrict the address counter within an address window (e.g. circular buffer).
The wrapping point MUST be 32 bit aligned, so the 10 bits of ADDR_WRAP are used to
compare DMA address bits 11 to 2; if ADD_WRAP=DMA_ADDR(11:2) then a 4Kbyte buffer is
defined. ADDRWRAP is ignored unless WRAP_EN is set.
ENTRY_TRIG
: Determines the amount of empty entries (in 32 BIT WORDs) required in the TX
FIFO before the DMA is re-triggered.
If the value is set to 0, as soon as one empty entry is present, the DMA logic starts the data
request.
DLY_EN
: This bit enables (when '1') the DMA trigger delay feature: if a FIFO valid data resides
in the FIFO more than a programmed period (DMA_TO), a time-out condition occurs and the
related (TX_TO) interrupt will be set.
Bit
Field name
Access
31-22
ADDR_WRAP
RW
21-17
ENTRY_TRIG
RW
16
Reserved
RO
15
DLY_EN
RW
14
NXT_EN
RW
13
Reserved
RO
12
CONT_EN
RW
11-00
DMA_XFER_COUNT
RW
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PDF描述 |
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参数描述 |
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