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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 142/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页当前第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
SPEAR-07-NC03
6 Blocks description
51/194
This register allows different DMA descriptors to be located in different memory area, because
part of the current DMA descriptors, provides information to point to the next one (descriptor
chaining).
If the DMA descriptor fetch is not enabled, this register doesn't need to be updated.
NPOL_EN
: Next Descriptor Polling Enable. When in 'Next Descriptor Fetch Mode', the
descriptor fetch logic can load a not jet valid descriptor: if the NPOL is enabled ('1'), the logic is
required to keep polling the DMA descriptor in main memory, until it's found to be valid.
Note:
In case of not valid descriptor, DMA_MAC behavior will be different depending on the NPOL bit;
we can have:
NPOL=1 (polling enabled) -> the TX_NEXT bit will be set and a new descriptor fetch will be
attempt after DFETCH_DLY clocks
NPOL=0 (polling disabled) -> the TX_DONE bit will be set and the DMA_EN bit, in
DMA_START register, will be cleared.
6.2.4.16 Ethernet DMA, TX Current Address Register
Mnemonic
: TX_DMA_CADDR
Address
: 0x3000_3040
Default value
: 0x0000_0000
DMA_CADDR
: Current DMA address value, byte aligned. The value of this register will change
while the DMA is running, reflecting the value driven by the core on the AHB bus.
6.2.4.17 Ethernet DMA, TX Current Transfer Count Register
Mnemonic
: TX_DMA_CXFER
Address
: 0x3000_3044
Default value
: 0x0000_0000
DMA_CXFER
: Current DMA transfer count value. It's updated while the DMA is running, when
one data is moved from the main memory to the DMA FIFO, reflecting the number of bytes that
must be still read.
Bit
Field name
Access
31-02
DMA_CADDR
RO
Bit
Field name
Access
31-12
Reserved
RO
11-00
DMA_CXFER
RO
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