参数资料
型号: SPEAR-07-NC03
厂商: STMICROELECTRONICS
元件分类: 微控制器/微处理器
英文描述: 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180
封装: LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180
文件页数: 113/194页
文件大小: 1987K
代理商: SPEAR-07-NC03
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Obsolete
Product(s)
- Obsolete
Product(s)
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Product(s)
SPEAR-07-NC03
6 Blocks description
Example:
ldr r0, =0x0F
; Enable MMU with cache, write buffer and
MCR p15, 0, r0, 1, 0, 0
; alignment fault
Register 2, Translation Table Base (R/W)
CRm and opcode_2 should be zero.
This is the currently active first-level translation table.
Only bit 31:14 are valid. The others are unpredictable when read, should be zero if written.
Table 8.
TTB Register
Register 3, Domain Access Control (R/W)
CRm and opcode_2 should be zero.
The Domain Access Control Register consists of 16 2-bit fields, each of which defines the
access permissions for one of the 16 Domains (D15-D0).
The meaning of this bit is described in the MMU translation mechanism.
Table 9.
DAC Register
Register 4 (Reserved)
Register 5, Fault Status Register (FSR)
Register 6, Fault Address Register (FAR)
Register 7, Cache Operations (WO)
M
MMU enable/disable bit ( 0= disable, 1 = enable)
A
Alignment fault Enable/disable bit (0 = disable, 1 = enable)
C
Cache enable/disable bit (0 = disable, 1 = enable)
W
Write Buffer enable/disable bit (0 = disable, 1 = enable)
P
When read return always 1. When written is ignored.
D
When read return always 1. When written is ignored.
L
When read return always 1. When written is ignored.
B
Endianess bit ( 0 = Little Endian, 1 = Big Endian)
S
System Protection (See Access Permission AP Bits)
R
ROM Protection (See Access Permission Bits)
V
Location of exception vectors (Windows CE)
UNP/SBZ
Unpredictable when read, Should Be Zero when written.
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8765 432 10
TranslationTaBle
UNP/SBZ
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8765 432 10
D15
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PDF描述
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