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参数资料
| 型号： | SPEAR-07-NC03 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封装： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件页数： | 111/194页 |
| 文件大小： | 1987K |
| 代理商： | SPEAR-07-NC03 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页当前第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
SPEAR-07-NC03
6 Blocks description
23/194
6.1.3
Instruction and Data Cache overview
ARM720T contains an 8KB mixed instruction and data cache (IDC).
The cache only operates on a write-through basis with a read-miss allocation policy and a
random replacement algorithm.
The IDC has 512 lines of 16 bytes (four words), arranged as a 4-way set-associative cache, and
uses the virtual addresses generated by the processor core after relocation by the Process
Identifier as appropriate.
The IDC is always reloaded a line at a time (4 words). It may be enabled or disabled via the
ARM720T Control Register and is disabled immediately after the Power-On Reset.
The operation of the cache is further controlled by the Cacheable (C bit) stored in the Memory
Management Page Table.
For this reason, the MMU must be enabled in order to use the IDC.
However, the two functions may be enabled simultaneously, with a single write to the Control
Register.
6.1.4
Write Buffer Overview
The ARM720T write buffer is provided to improve system performance.
It can buffer up to eight words of data, and four independent addresses and may be enabled or
disabled via the W bit (bit 3) in the ARM720T Control Register.
The buffer is disabled and flushed on reset.
The write buffer operation is further controlled by the Bufferable (B) bit, which is stored in the
Memory Management Page Tables. For this reason, the MMU must be enabled so you can use
the write buffer. The two functions may however be enabled simultaneously, with a single write
to the Control Register.
6.1.5
Configuration
The operation and configuration of ARM720T is controlled:
●
directly via coprocessor instructions
●
indirectly via the Memory Management Page tables
The coprocessor instructions manipulate a number of on-chip registers which control the
configuration of the following:
●
Cache
●
Write buffer
●
MMU
●
A number of other configuration options
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PDF描述 |
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参数描述 |
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