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参数资料
| 型号： | UPD70F3261YGF-JBT-A |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件页数： | 91/129页 |
| 文件大小： | 8549K |
| 代理商： | UPD70F3261YGF-JBT-A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页当前第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页
CHAPTER 3 CPU FUNCTION
User’s Manual U16541EJ5V1UD
64
3.3
Operation Modes
The V850ES/SG2 and V850ES/SG2-H have the following operation modes.
(1) Normal operation mode
In this mode, each pin related to the bus interface is set to the port mode after system reset has been released.
Execution branches to the reset entry address of the internal ROM, and then instruction processing is started.
(2) Flash memory programming mode
In this mode, the internal flash memory can be programmed by using a flash memory programmer.
The following products are on-chip flash memory versions of the V850ES/SG2 and V850ES/SG2-H.
μPD70F3261, 70F3261Y, 70F3263, 70F3263Y, 70F3271, 70F3271Y, 70F3273, 70F3273Y, 70F3281,
70F3281Y, 70F3283, 70F3283Y, 70F3263HY, 70F3273HY, 70F3283HY
(3) On-chip debug mode
The V850ES/SG2 and V850ES/SG2-H are provided with an on-chip debug function that employs the JTAG
(Joint Test Action Group) communication specifications and that is executed via an on-chip debug emulator.
The on-chip debug function is provided only in the flash memory versions.
For details, see CHAPTER 31 ON-CHIP DEBUG FUNCTION.
3.3.1
Specifying operation mode
Specify the operation mode by using the FLMD0 and FLMD1 pins.
In the normal mode, input a low level to the FLMD0/IC pin after the reset status has been released and before the
oscillation stabilization time expires and the firmware operation is completed.
In the flash memory programming mode, a high level is input to the FLMD0 pin from the flash memory programmer
if a flash memory programmer is connected, but it must be input from an external circuit in the self-programming
mode.
Operation When Reset Is Released
FLMD0
FLMD1
Operation Mode After Reset
L
×
Normal operation mode
H
L
Flash memory programming mode
H
Setting prohibited
Remark
L: Low-level input
H: High-level input
×: Don’t care
<R>
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PDF描述 |
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参数描述 |
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