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参数资料
| 型号： | AD73522 |
| 厂商： | Analog Devices, Inc. |
| 英文描述： | Dual Analog Front End with Flash based DSP Microcomputer(带闪速DSP微计算机的双模拟前端) |
| 中文描述： | 双模拟前端与闪存的DSP微机（带闪速DSP的微计算机的双模拟前端） |
| 文件页数： | 16/46页 |
| 文件大小： | 654K |
| 代理商： | AD73522 |
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AD73522
–16–
REV. PrC 05/99
Prelimnary Technical Data
PRELMNARY
DATA
each codec are similar. Control registers are written to on
the negative edge of SCL K . T he data register bank consists
of two 16-bit registers that are the DAC and ADC registers.
Master C lock Divider
T he AD73522’s AFE features a programmable master clock
divider that allows the user to reduce an externally available
master clock, at pin MCLK , by one of the ratios 1, 2, 3, 4 or
5 to produce an internal master clock signal (DMCLK ) that
is used to calculate the sampling and serial clock rates. T he
master clock divider is programmable by setting CRB:4-6.
T able V shows the division ratio corresponding to the various
bit settings. T he default divider ratio is divide by one.
TECHNCAL
corresponding to the various bit settings.
master clock rate, sample rate and device count. As both
codecs are internally cascaded, registers CRA and CRB on
each codec must be programmed with the same setting to
ensure correct operation (this is shown in the programming
examples). T he other five registers; CRC through CRH are
used to hold control settings for the ADC, DAC, Reference,
Power Control and Gain T ap sections of the device. It is
not necessary that the contents of CRC through CRH on
T able V. DMCLK (Internal) Rate Divider Settings
MCD2
MCD1
MCD0
DMCLK Rate
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
MC L K
MC L K /2
MC L K /3
MC L K /4
MC L K /5
MC L K
MC L K
MC L K
Serial C lock Rate Divider
T he AD73522’s AFE features a programmable serial clock
divider that allows users to match the serial clock (SCLK )
T he maximum SCLK rate available is DMC L K and the
other available rates are: DMCLK /2, DMCLK /4 and
DMCLK /8. T he slowest rate (DMCLK /8) is the default
SCLK rate. T he serial clock divider is programmable by
setting bits CRB:2–3. T able VI shows the serial clock rate
T able VI. SCLK Rate Divider Settings
SCDI
SCD0
SCLK Rate
0
0
1
1
0
1
0
1
DMC L K /8
DMC L K /4
DMC L K /2
DMC L K
Sample Rate Divider
T he AD73522 features a programmable sample rate divider
that allows users flexibility in matching the codec's ADC and
DAC sample rates to the needs of the DSP software. T he
maximum sample rate available is DMCL K /256 which
offers the lowest conversion group delay, while the other
available rates are: DMCLK /512, DMCLK /1024 and
DMCLK /2048. T he slowest rate (DMCLK /2048) is the
default sample rate. T he sample rate divider is programmable
by setting bits CRB:0-1. T able VII shows the sample rate
corresponding to the various bit settings.
SE(SPORT1)
SERIAL REGISTER 1
DSCLK
DMCLK
RCONTROL
RCONTROL
CONTROL
REGISTER 1C
CONTROL
REGISTER 1D
CONTROL
REGISTER 1E
MCLK
SE
RESET
SDIFS
SDI
DMCLK
3
8
8
8
8
2
SCLK
(SDOFS1)
(SDO1)
SE(SPORT2)
SERIAL REGISTER
DSCLK
DMCLK
CONTROL
REGISTER 2B
CONTROL
REGISTER 2A
RCONTROL
RCONTROL
RCONTROL
MCLK
SE
RESET
(SDIFS2)
(SDI2)
DMCLK
3
8
8
8
8
2
SDOFS
SDO
RCONTROL
RCONTROL
CONTROL
REGISTER 1F
8
16
CONTROL
REGISTER 2G
CONTROL
REGISTER 2H
RCONTROL
8
16
Figure 8. SPORT2 Block Diagram
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