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参数资料
| 型号： | AD73522 |
| 厂商： | Analog Devices, Inc. |
| 英文描述： | Dual Analog Front End with Flash based DSP Microcomputer(带闪速DSP微计算机的双模拟前端) |
| 中文描述： | 双模拟前端与闪存的DSP微机（带闪速DSP的微计算机的双模拟前端） |
| 文件页数： | 23/46页 |
| 文件大小： | 654K |
| 代理商： | AD73522 |
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AD73522
–23–
REV. PrC 05/99
Prelimnary Technical Data
PRELMNARY
DATA
receipt of the RX interrupt and the transmission of the T X
data, the relationship for successful operation is given by:
M
/DMCLK
>
((
N/SCLK
)
+ T
INTERRUPT LATENCY
)
T he interrupt latency will include the time between the ADC
sampling event and the RX interrupt being generated in the
DSP—this should be 16 SCLK cycles.
As the AD73522 is configured in Cascade Mode, each
device must know the number of devices in the cascade
because the Data and Mixed modes use a method of counting
input frame sync pulses to decide when they should update
the DAC register from the serial input register. Control
Register A contains a 3-bit field (DC0–2) that is pro-
grammed by the DSP during the programming phase. T he
default condition is that the field contains 000b, which is
equivalent to a single device in cascade (see T able X VIII).
However, for cascade operation this field must contain a
binary value that is one less than the number of devices in the
cascade, which is 001b for a single AD73522 device
configuration.
TECHNCAL
formed with no extra hardware overhead for control signals or
addressing. A cascade can be formed in either of the two
modes previously discussed.
T here may be some restrictions in cascade operation due to
the number of devices configured in the cascade and the
sampling rate and serial clock rate chosen.
T he following
relationship details the restrictions in configuring a codec
cascade.
Number of Codecs * Word Size(16) * Sampling rate <=
Serial Clock Rate
AFE
SECTION
SDIFS
SDI
SCLK2
SDO
SDOFS
TFS(0/1)
DT(0/1)
SCLK(0/1)
DR(0/1)
RFS(0/1)
DSP
SECTION
CHANNEL 1
CHANNEL 2
AD73422
Figure 11. Directly Coupled or Frame Sync Loop-
Back Configuration
When using the indirectly coupled frame sync configuration
in cascaded operation it is necessary to be aware of the
restrictions in sending data to all devices in the cascade.
Effectively the time allowed is given by the sampling interval
(M/DMCLK - where M can be one of 256, 512, 1024 or
2048) which is 125 μs for a sample rate of 8 kHz. In this
interval, the DSP must transfer N
∞
16 bits of information
where N is the number of devices in the cascade. Each bit will
take 1/SCLK and, allowing for any latency between the
T able X VIII. Device Count Settings
DC2
DC1
DC0
Cascade Length
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
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