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参数资料
型号： AD73522
厂商： Analog Devices, Inc.
英文描述： Dual Analog Front End with Flash based DSP Microcomputer(带闪速DSP微计算机的双模拟前端)
中文描述： 双模拟前端与闪存的DSP微机（带闪速DSP的微计算机的双模拟前端）
文件页数： 4/46页
文件大小： 654K
代理商： AD73522
–4–
REV. PrC 05/99
AD73522–SPECIFICATIONS
PRELMNARY
DATA
Signal to (Noise + Distortion)
PGA = 0 dB
TECHNCAL
–1.5
–0.7
(AVDD = DVDD = +3.0V to 3.6V; DGND = AGND = 0V, f
MCLK
= 16.384 MHz,
f
SAMP
= 64 kHz; T
A
= T
MN
to T
MAX
, unless otherwse noted)
PARAMETER
Min
Typ
Max
Units
T est Conditions
AFE SE CT ION
REFERENC E
REFC AP
Absolute Voltage, V
REFCAP
REFCAP T C
REFOUT
T ypical Output Impedance
Absolute Voltage, V
REFOUT
Minimum Load Resistance
Maximum Load Capacitance
1.08
1.2
50
1.32
V
ppm/°C 0.1 μF Capacitor Required from
REFCAP to AGND2
W
V
Unloaded
kW
pF
130
1.2
1.08
1
1.32
100
INPUT AMPLIFIER
Offset
Maximum Output swing
Feedback Resistance
Feedback Capacitance
±1.0
1.578
50
100
mV
V
kW
pF
REFCAP
f
C
= 32 kHz
ANALOG GAIN T AP
Gain at Max. Setting
Gain at Min. Setting
Gain Resolution
Gain Accuracy
Settling T ime
Delay
+1
-1
5
±1.0
1.0
0.5
Bits
%
ms
ms
Gain Step Size = 0.0625
Output Unloaded
T ap Gain Change of -FS to +FS
ADC SPECIFICAT IONS
Maximum Input Range at VIN
2, 3
1.578
–2.85
1.0954
–6.02
V p-p
dBm
V p-p
dBm
Measured Differentially.
Max. Input = (1.578/1.2)*V
REFCAP
Measured Differentially
Nominal Reference Level at VIN
(0 dBm0)
Absolute Gain
PGA = 0 dB
PGA = 38 dB
Gain T racking Error
–0.5
0.4
+1.2 dB
+0.1 dB
1.0 kHz, 0 dBm0
1.0 kHz, 0 dBm0
1.0 kHz, +3 dBm0 to –50 dBm0
Refer to Figure 5
300 Hz to 3400 Hz; f
SAMP
= 64 kHz
300 Hz to 3400 Hz; f
SAMP
= 8 kHz
0 Hz to f
SAMP
/2; f
SAMP
= 64 kHz
300 Hz to 3400 Hz; f
SAMP
= 64 kHz
dB
72
78
78
57
56
dB
dB
dB
dB
55
52
PGA = 38 dB
T otal Harmonic Distortion
PGA = 0 dB
PGA = 38 dB
Intermodulation Distortion
Idle Channel Noise
Crosstalk, ADC-to-DAC
–84
–70
–65
–71
–100
–73
–60
dB
dB
dB
dBm0
dB
300 Hz to 3400 Hz; f
SAMP
= 64 kHz
300 Hz to 3400 Hz; f
SAMP
= 64 kHz
PGA = 0 dB
PGA = 0 dB
ADC Input Level: 1.0kHz, 0 dBm0
DAC Input at Idle
ADC1 Input Level: 1.0kHz, 0 dBm0
ADC2 Input at Idle. Input Amps bypassed
Input Amplifiers included in input channel
PGA = 0 dB
Input Signal Level at AVDD and DVDD
Pins: 1.0 kHz, 100 mV p-p Sine Wave
ADC-to-ADC
-100
dB
-70
+10
–65
dB
mV
dB
DC Offset
Power Supply Rejection
–30
+45
Group Delay
4, 5
Input Resistance at PGA
2, 4, 6
25
20
μs
kW
DMCLK = 16.384 MHz; Input Amplifiers
bypassed and AGT off
DIGIT AL GAIN T AP
Gain at Max. Setting
Gain at Min. Setting
Gain Resolution
Delay
Settling T ime
+1
-1
16
25
100
Bits
ms
ms
T ested to 5 MSBs of settings
Includes DAC delay
T ap Gain Change from -FS to +FS;
Includes DAC settling time
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