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参数资料
| 型号： | B900J24PXX12I |
| 元件分类： | 数字信号处理 |
| 英文描述： | 0-BIT, 80 MHz, OTHER DSP, PQFP44 |
| 文件页数： | 58/100页 |
| 文件大小： | 1547K |
| 代理商： | B900J24PXX12I |
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60
Lucent Technologies Inc.
B900
Advance Data Sheet
Baseband Signal Processor
July 1999
5 Software Architecture (continued)
5.2
Register Settings (continued)
Table 51. SSI Control Register (ssic) Fields
Bit
15
14
13
12
11
10
9—8
7
6
5
4—3
2—0
Field EN
MSTR
SPOL
SPHA
SDOEN
SSNEN
Res
SDONE
WCOLL
MODF
Res
SCLK
Bit
Field
Description
15
EN
Enable SSI:
0 = disable SSI.
1 = enable SSI.
14
MSTR
SSI master/slave:
0 = configure SSI as a slave.
1 = configure SSI as a master.
13
SPOL
SCK polarity:
0 = SSI clock is idle at a logic 0.
1 = SSI clock is idle at a logic 1.
12
SPHA
SCK phase:
0 = data transmitted on SCK idle level.
1 = data transmitted on SCK active level.
11
SDOEN
SSI slave data out enable:
0 = MDISDO disabled in slave mode.
1 = MDISDO enabled in slave mode.
10
SSNEN
SSN input enable:
0 = SSN input disabled in master mode.
1 = SSN input enabled in master mode.
9—8
Res
Reserved—must be written with logic 0.
7
SDONE*
* These fields are read only.
SSI transfer done:
0 = SSI transfer not completed.
1 = SSI transfer completed.
6
WCOLL*
Write collision error:
0 = no error.
1 = write to SSI data register (ssid) during a transaction.
5
MODF*
Mode fault error:
0 = no error.
1 = SSN asserted while SSI is in master mode.
4—3
Res
Reserved—must be written with logic 0.
2—0
SCLK
SSI clock frequency in master mode:
000
= CLKFREE/2.
001
= CLKFREE/4.
010
= CLKFREE/8.
011
= CLKFREE/16.
100
= CLKFREE/32.
101 = CLKFREE/64.
110 = CLKFREE/128.
111 = CLKFREE/128.
相关PDF资料 |
PDF描述 |
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