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参数资料
| 型号： | HSP50210JI-52Z |
| 厂商： | Intersil |
| 文件页数： | 49/51页 |
| 文件大小： | 0K |
| 描述： | IC DEMODULATOR COSTAS 84-PLCC |
| 标准包装： | 15 |
| 功能： | 解调器 |
| 频率： | 52MHz |
| RF 型： | AM，FM |
| 封装/外壳： | 84-LCC（J 形引线） |
| 包装： | 管件 |
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HSP50210
Electrical Specifications
V CC = 5.0V ±5%, T A = 0°C to +70°C (Commercial), T A = -40°C to +85°C (Industrial), (Note 11) Parameters with
MIN and/or MAX limits are 100% tested at +25°C, unless otherwise specified. Temperature limits
established by characterization and are not production tested. (Continued)
52MHz
PARAMETER
Setup Time IIN9-0, QIN9-0, SYNC, FZ_CT, FZ_ST to CLK
Hold Time IIN9-0, QIN9-0, SYNC, FZ_CT, FZ_ST FROM CLK
Setup Time ISER, QSER, SSYNC to SERCLK
Hold Time ISER, QSER, SSYNC FROM SERCLK
Setup Time A0-2, C0-7 to Rising Edge of WR
Hold Time A0-2, C0-7 from Rising Edge of WR
WR to CLK
SERCLK to CLK
CLK to AOUT9-0, BOUT9-0, COF, COFSYNC, SOF, SOFSYNC,
SYMBOL
t DS
t DH
t DSS
t DSH
t WS
t WH
t WC
t SC
t DO
MIN
8
1
8
0
15
0
15
10
-
MAX
-
-
-
-
-
-
-
-
8
UNITS
ns
ns
ns
ns
ns
ns
ns (Note 13)
ns (Note 13)
ns
SMBLCLK, HI/LO, SLOCLK, LKINT, THRES
Read Address Low to Data Valid
CLK to Status Out on C0-7
WR High
WR Low
RD Low
RD LOW to Data Valid
RD HIGH to Output Disable
Output Enable
Output Disable Time
Output Rise, Fall Time
t ADO
t CDO
t WRH
t WRL
t RL
t RDO
t ROD
t OE
t OD
t RF
-
-
16
16
16
-
-
-
-
-
26
15
-
-
-
15
10
8
8
5
ns
ns
ns
ns
ns
ns
ns (Note 12)
ns
ns (Note 12)
ns (Note 12)
NOTES:
11. AC tests performed with C L = 40 pF, I OL = 2mA, and I OH = -400mA. Input reference level for CLK is 2.0V, all other inputs 1.5V.
Test V IH = 3.0V, V IHC = 4.0V, V IL = 0V.
12. Controlled via design or process parameters and not directly tested. Characterized upon initial design and after major process and/or design
changes.
13. Set-up time required to ensure action initiated by WR or SERCLK will be seen by a particular CLK.
AC Test Load Circuit
S1
DUT
C L
?
±
IOH
1.5V
IOL
SWITCH S1 OPEN FOR I CCSB AND I CCOP
EQUIVALENT CIRCUIT
? Test head capacitance.
49
FN3652.5
July 2, 2008
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