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参数资料
| 型号： | IDT82P2828BHG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 39/154页 |
| 文件大小： | 0K |
| 描述： | IC LIU T1/J1/E1 28+1CH 640-PBGA |
| 标准包装： | 5 |
| 类型： | 线路接口装置（LIU） |
| 规程： | E1 |
| 电源电压： | 3.13 V ~ 3.47 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 640-BGA 裸露焊盘 |
| 供应商设备封装： | 640-PBGA-EP（31x31） |
| 包装： | 托盘 |
| 其它名称： | 82P2828BHG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页当前第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页
IDT82P2828
28(+1) CHANNEL HIGH-DENSITY T1/E1/J1 LINE INTERFACE UNIT
Physical And Electrical Specifications
133
February 6, 2009
8.10 TRANSMITTER AND RECEIVER TIMING CHARACTERISTICS
Symbol
Parameter
Min
Typ.
Max
Unit
MCLK Frequency:
E1
T1/J1
2.048 X n
1.544 X n
(n = 1 ~ 8)
MHz
MCLK Tolerance
-100
100
ppm
MCLK Duty Cycle
30
70
%
Transmit Path
TCLK Frequency:
E1
T1/J1
2.048
1.544
MHz
TCLK Tolerance
-50
+50
ppm
TCLK Duty Cycle
10
90
%
t1
Transmit Data Setup Time
40
ns
t2
Transmit Data Hold Time
40
ns
Delay Time of OE low to Driver High-Z
1
s
Delay Time of TCLK low to Driver High-Z
TBD
s
Receive Path
Clock Recovery Capture Range 1:
E1
T1/J1
+80 / -80
+180 / -180
ppm
RCLK Duty Cycle 2
40
50
60
%
t4
RCLK Pulse Width 2:
E1
T1/J1
457
607
488
648
519
689
ns
t5
RCLK Pulse Width Low Time:
E1
T1/J1
203
259
244
324
285
389
ns
t6
RCLK Pulse Width High Time:
E1
T1/J1
203
259
244
324
285
389
ns
Rise/Fall Time 3
20
ns
t7
Receive Data Setup Time:
E1
T1/J1
200
244
324
ns
t8
Receive Data Hold Time:
E1
T1/J1
200
244
324
ns
Note:
1. Relative to nominal frequency, MCLK = +100 or -100 ppm.
2. RCLK duty cycle width will vary depending on extent of the received pulse jitter displacement. Maximum and minimum RCLK duty cycles are for worst case jitter conditions (0.2 UI
displacement for E1 per ITU G.823).
3. For all digital outputs. Cload = 15 pF.
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PDF描述 |
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参数描述 |
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