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参数资料
| 型号： | LFEC10E-5FN256C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, 1280 CLBS, 10200 GATES, 420 MHz, PBGA256 |
| 封装： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件页数： | 272/478页 |
| 文件大小： | 12564K |
| 代理商： | LFEC10E-5FN256C |
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12-10
Lattice Semiconductor
LatticeECP/EC sysCONFIG Usage Guide
Figure 12-5. Master and Slave Serial Daisy Chained
Slave Serial Mode
Slave Serial Mode is the default mode for configuration in the Lattice design software. In Slave Serial mode the
CCLK pin becomes an input and will receive the incoming clock. The device accepts the data at DI on the rising
edge of CCLK. After the device is fully configured, if the Bypass option has been set, data sent to DI will be pre-
sented to the next device on the DOUT pin as shown in Figure 12-5.
Master Parallel Mode
Configuration using Master Parallel Mode is used to work together with a parallel port PROM without additional
external logic. When Master Parallel Mode is chosen, the device will generate CCLK as specified by the
MCLK_FREQ preference. The CCLK signal is used to provide a programming clock to the PROM and slave
devices. Data is transferred byte wide to the D[0:7] pins. The WRITEN pin must be held low to write to the device. If
an overflow option is not selected, the CSN and CS1N pins must be driven low to enable configuration and read
back.
The Master Parallel Mode can support two types of overflow, Bypass and Flow Through. If the Bypass option is set,
the data presented to the D[0:7] pins will be serialized and bypassed to the DOUT pin when the configuration is
complete. If the Flow Through option is set, upon completion of the configuration, the CSOUT signal will drive the
following Parallel Mode device chip select as shown in Figure 12-6.
If either overflow option is selected, the CSN or CS1N pins can be toggled to reset the Master Parallel device out of
the Overflow option, otherwise both chip select pins should be held low to keep the device active for configuration.
Mode
CFG[2]
CFG[1]
CFG[0]
CONFIG_MODE Parameter
Slave Serial (no overflow option)
1
0
1
SLAVE_SERIAL (Default)
Slave Serial (Bypass On)
1
0
1
SLAVE_SERIAL_BYPASS
Mode
CFG[2]
CFG[1]
CFG[0]
CONFIG_MODE Parameter
Master Parallel (no overflow option)
1
0
MASTER_PARLLEL
Master Parallel (Bypass ON)
1
0
MASTER_PARLLEL_BYPASS
Master Parallel (Flow Through ON)
1
0
MASTER_PARLLEL_FLOWTHR
Lattice FPGA
Master Serial
CCLK
10K
PROGRAMN
INITN
DONE
DI
DOUT
CFG2
CFG1
CFG0
Lattice FPGA
Slave Serial
CCLK
PROGRAMN
INITN
DONE
CFG2
CFG1
CFG0
PROM
DATA
CLK
RESET/OE
CS
相关PDF资料 |
PDF描述 |
|---|---|
| LFXTAL015822 | QUARTZ CRYSTAL RESONATOR, 0.032768 MHz |
| LFXTAL033073BULK | QUARTZ CRYSTAL RESONATOR, 22.1184 MHz |
| LGK2308-0301F | 2.5 MM AUDIO CONNECTOR, JACK |
| LGP1331 | 6.3V, DC POWER PLUG OR JACK |
| LGP2231 | 3.15V, DC POWER PLUG OR JACK |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC10E-5FN256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN484C | 功能描述:FPGA - 现场可编程门阵列 10.2K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC10E-5FN484I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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