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参数资料
| 型号： | LFEC10E-5FN256C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, 1280 CLBS, 10200 GATES, 420 MHz, PBGA256 |
| 封装： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件页数： | 274/478页 |
| 文件大小： | 12564K |
| 代理商： | LFEC10E-5FN256C |
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12-12
Lattice Semiconductor
LatticeECP/EC sysCONFIG Usage Guide
Figure 12-7. Asynchronous Usage of Slave Parallel Configuration Mode
Figure 12-7 shows the Asynchronous peripheral write sequence using the Bypass option. To send configuration
data to a device, the WRITEN signal has to be asserted. During the write cycle, the BUSY signal provides hand-
shaking between the host system and the LatticeECP/EC device. When the BUSY signal is low, the device is ready
to read a byte of data at the next rising edge of CCLK. The BUSY signal is set high when the device reads the data
and the device requires extra clock cycles to process the data.
The CSN or CS1N signals can be used to temporarily stop the write process by setting either to a high state if the
host system is busy. The LatticeECP/EC device will resume the configuration when the both CSN and CS1N sig-
nals are set low again.
ispJTAG Mode
The LatticeECP/EC device can be configured through the ispJTAG port. The JTAG port is always on and available,
regardless of the configuration mode selected. The NONE mode (1) can be selected in the Lattice design software
to say that the JTAG port will be used exclusively, but is not required.
ISC 1532
Configuration through the JTAG port conforms to the IEEE 1532 Standard. The Boundary Scan cells take control of
the I/Os during any 1532 mode instruction. The Boundary Scan cells can be set to a pre-determined values when-
ever using the JTAG 1532 mode. Once configuration is complete, an internal Done bit is set, which will release the
DONE pin.
Transparent Read Back
The ispJTAG transparent read back mode allows the user to read the content of the device while the device
remains in a functional state. The I/O and non-JTAG configuration pins remain active during a Transparent Read
Back. The device will enter the Transparent Read Back mode through a JTAG instruction. The user must ensure
Mode
CFG[2]
CFG[1]
CFG[0]
CONFIG_MODE Parameter
ispJTAG (1149.1 interface)
X
Any CONFIG_MODE or NONE1
Lattice FPGA
Slave Parallel
(Asynchronous)
CCLK
PROGRAMN
INITN
DONE
D[0:7]
CFG2
CFG1
CFG0
CS1N
WRITEN
CSN
DOUT
BUSY
Lattice FPGA
Slave Serial
CCLK
PROGRAMN
INITN
DONE
DI
CFG2
CFG1
CFG0
D[0:7]
INITN
DONE
CLOCK
PROGRAMN
WRITEN
BUSY
相关PDF资料 |
PDF描述 |
|---|---|
| LFXTAL015822 | QUARTZ CRYSTAL RESONATOR, 0.032768 MHz |
| LFXTAL033073BULK | QUARTZ CRYSTAL RESONATOR, 22.1184 MHz |
| LGK2308-0301F | 2.5 MM AUDIO CONNECTOR, JACK |
| LGP1331 | 6.3V, DC POWER PLUG OR JACK |
| LGP2231 | 3.15V, DC POWER PLUG OR JACK |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC10E-5FN256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN484C | 功能描述:FPGA - 现场可编程门阵列 10.2K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC10E-5FN484I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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