- 您现在的位置：买卖IC网 > PDF目录178022 > LFEC10E-5FN256C (LATTICE SEMICONDUCTOR CORP) PDF资料下载
参数资料
| 型号： | LFEC10E-5FN256C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, 1280 CLBS, 10200 GATES, 420 MHz, PBGA256 |
| 封装： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件页数： | 468/478页 |
| 文件大小： | 12564K |
| 代理商： | LFEC10E-5FN256C |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页第350页第351页第352页第353页第354页第355页第356页第357页第358页第359页第360页第361页第362页第363页第364页第365页第366页第367页第368页第369页第370页第371页第372页第373页第374页第375页第376页第377页第378页第379页第380页第381页第382页第383页第384页第385页第386页第387页第388页第389页第390页第391页第392页第393页第394页第395页第396页第397页第398页第399页第400页第401页第402页第403页第404页第405页第406页第407页第408页第409页第410页第411页第412页第413页第414页第415页第416页第417页第418页第419页第420页第421页第422页第423页第424页第425页第426页第427页第428页第429页第430页第431页第432页第433页第434页第435页第436页第437页第438页第439页第440页第441页第442页第443页第444页第445页第446页第447页第448页第449页第450页第451页第452页第453页第454页第455页第456页第457页第458页第459页第460页第461页第462页第463页第464页第465页第466页第467页当前第468页第469页第470页第471页第472页第473页第474页第475页第476页第477页第478页
Table of Contents
Lattice Semiconductor
LatticeECP/EC Family Data Sheet
8
HDL Design with Lattice Semiconductor FPGA Devices ................................................................................. 16-8
Lattice Semiconductor FPGA Synthesis Library ..................................................................................... 16-8
Implementing Multiplexers .................................................................................................................... 16-10
Clock Dividers ....................................................................................................................................... 16-10
Register Control Signals ....................................................................................................................... 16-12
Use PIC Features.................................................................................................................................. 16-14
Implementation of Memories................................................................................................................. 16-16
Preventing Logic Replication and Limited Fanout.................................................................................16-16
Use ispLEVER Project Navigator Results for Device Utilization and Performance .............................. 16-17
Technical Support Assistance........................................................................................................................ 16-17
Lattice Semiconductor Design Floorplanning
Introduction ...................................................................................................................................................... 17-1
Supported Architectures................................................................................................................................... 17-1
Related Documentation.................................................................................................................................... 17-1
Floorplanning Definition ................................................................................................................................... 17-1
Complex FPGA Design Management .............................................................................................................. 17-1
Floorplanning Design Flow............................................................................................................................... 17-2
When to Floorplan............................................................................................................................................ 17-2
Floorplan to Improve Design Performance ...................................................................................................... 17-3
Floorplan to Preserve Module Performance .................................................................................................... 17-3
Floorplan for Design Reuse ............................................................................................................................. 17-3
How to Floorplan a Design............................................................................................................................... 17-4
Design Performance Enhancement Strategies .......................................................................................17-4
Design Floorplanning Methodologies...................................................................................................... 17-4
When to use PGROUP vs. UGROUP ..................................................................................................... 17-4
Floorplanner GUI Usage ......................................................................................................................... 17-6
Special Floorplanning Considerations.............................................................................................................. 17-7
Embedded Block RAM Placement .......................................................................................................... 17-7
I/O Grouping............................................................................................................................................ 17-7
Large Module Grouping .......................................................................................................................... 17-7
Carry Chains and Bus Grouping ............................................................................................................. 17-7
SLICs in Groups...................................................................................................................................... 17-7
Summary.......................................................................................................................................................... 17-7
Technical Support Assistance.......................................................................................................................... 17-8
Lattice Semiconductor FPGA Successful Place and Route
Introduction ...................................................................................................................................................... 18-1
ispLEVER Place and Route Software (PAR) ................................................................................................... 18-1
Placement ............................................................................................................................................... 18-1
Routing.................................................................................................................................................... 18-1
Timing Driven PAR Process.................................................................................................................... 18-2
General Strategy Guidelines ............................................................................................................................ 18-2
Typical Design Preferences .................................................................................................................... 18-2
Proper Preferences ................................................................................................................................. 18-3
Translating Board Requirements into FPGA Preferences ...................................................................... 18-4
Analyzing Timing Reports ................................................................................................................................ 18-6
Example 1. Multicycle Between Two Different Clocks ............................................................................ 18-6
Example 2. CLOCK_TO_OUT with PLL Feedback................................................................................. 18-8
ispLEVER Controlled Place and Route.......................................................................................................... 18-10
Running Multiple Routing Passes ......................................................................................................... 18-10
Using Multiple Placement Iterations (Cost Tables) ...............................................................................18-11
Clock Boosting ...................................................................................................................................... 18-12
Guided Map and PAR .................................................................................................................................... 18-14
Notes on Guided Mapping .................................................................................................................... 18-15
Notes on Guided PAR........................................................................................................................... 18-15
相关PDF资料 |
PDF描述 |
|---|---|
| LFXTAL015822 | QUARTZ CRYSTAL RESONATOR, 0.032768 MHz |
| LFXTAL033073BULK | QUARTZ CRYSTAL RESONATOR, 22.1184 MHz |
| LGK2308-0301F | 2.5 MM AUDIO CONNECTOR, JACK |
| LGP1331 | 6.3V, DC POWER PLUG OR JACK |
| LGP2231 | 3.15V, DC POWER PLUG OR JACK |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC10E-5FN256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN484C | 功能描述:FPGA - 现场可编程门阵列 10.2K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC10E-5FN484I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
发布紧急采购，3分钟左右您将得到回复。