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参数资料
| 型号： | LFEC10E-5FN256C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, 1280 CLBS, 10200 GATES, 420 MHz, PBGA256 |
| 封装： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件页数： | 367/478页 |
| 文件大小： | 12564K |
| 代理商： | LFEC10E-5FN256C |
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
18-7
Hold Calculation
Min Delay of command signals Data to DDR = tCCTRL (min) + tBDCTRL + tCK * 1/2
Min Delay of Clock to DDR = tDDR_CLK (min) + tBDC + tSKEW + tDH
To meet hold time at DDR memory, Data Delay - Clock Delay > 0
Therefore:
tCCTRL (min) + tBDCTRL + tCK * 1/2 - tDDR_CLK (min) - tBDC - tSKEW - tDH > 0
Isolating the board delays, we get:
tBDCTRL - tBDC > - tCCTRL (min) - tCK * 1/2 + tDDR_CLK (min) + tSKEW + tDH
tBDCTRL - tBDC > -2.147 - 3.75 + (1.138) + 0.3 + 0.75
tBDCTRL - tBDC > -3.709
tBDCTRL - tBDC > -3.709 ns
Conclusion: To meet set-up and hold timings of command signals, board delay of command signals ddr_clk and
ddr_clk_n should be:
-3.709 ns < (tBDCTRL - tBDC) < 0.336 ns
Board Design Guidelines
The ddr_clk and ddr_clk_n pads should be placed adjacent to each other in the FPGA to get similar
internal FPGA delays.
The ddr_clk and ddr_clk_n trace delays on the board should be matched.
The DQ trace delays can be calculated using the following formula, for memory reads:
tSKEW + tFDH - tAC (min) - tPD - tDDR_CLK + tFPGA_CLK < (tBDD + tBDC) < (tCK * 1/2) - tSKEW - tFDS - tAC (max) - tPD -
tDDR_CLK + tFPGA_CLK
The DQ and DQS trace lengths should be balanced and matching to get maximum set-up/hold time during
memory writes.
The address and control signals for the DDR SDRAM are generated on the negative edge of the FPGA
clock. The trace lengths for address and control lines are calculated using following equation:
-tCCTRL - tCK * 1/2 + tDDR_CLK + tSKEW + tDH < (tBDCTRL - tBDC) < tDDR_CLK + tCK * 1/2 - tSKEW - tDS - tCCTRL + tBDC
As shown in Figure 18-1, both FPGA internal clock and ddr_clk are generated by a single PLL. It may be
difficult to meet read data Set-up and hold timing with a single PLL. As shown in Figure 18-5, a two-PLL
clocking scheme is proposed to meet read data set-up and hold timing. Adjusting feedback delay of PLL2
can control delay of pll_mclk. Increasing delay on pll_mclk can increase the read set-up margin but it
also decreases the hold margin. To get better timing, skew between ddr_clk and pll_mclk has to be
minimized.
相关PDF资料 |
PDF描述 |
|---|---|
| LFXTAL015822 | QUARTZ CRYSTAL RESONATOR, 0.032768 MHz |
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| LGK2308-0301F | 2.5 MM AUDIO CONNECTOR, JACK |
| LGP1331 | 6.3V, DC POWER PLUG OR JACK |
| LGP2231 | 3.15V, DC POWER PLUG OR JACK |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC10E-5FN256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN484C | 功能描述:FPGA - 现场可编程门阵列 10.2K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC10E-5FN484I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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| LFEC10E-5FN672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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