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参数资料
| 型号： | LFEC10E-5FN256C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, 1280 CLBS, 10200 GATES, 420 MHz, PBGA256 |
| 封装： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件页数： | 457/478页 |
| 文件大小： | 12564K |
| 代理商： | LFEC10E-5FN256C |
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Table of Contents
Lattice Semiconductor
LatticeECP/EC Family Data Sheet
7
Configuration Mode............................................................................................................................... 13-16
DONE Open Drain ................................................................................................................................ 13-16
DONE External...................................................................................................................................... 13-17
Master Clock Selection ......................................................................................................................... 13-17
Security ................................................................................................................................................. 13-17
Wake-up Sequence............................................................................................................................... 13-17
Wake-up Clock Selection ...................................................................................................................... 13-17
Bit Stream Compression ....................................................................................................................... 13-18
SPI Compatible SPI Flash Vendors ............................................................................................................... 13-18
Technical Support Assistance........................................................................................................................ 13-18
Lattice ispTRACY Usage Guide
Introduction ...................................................................................................................................................... 14-1
ispTRACY IP Core Features ............................................................................................................................ 14-1
ispTRACY IP Module Generator ...................................................................................................................... 14-1
ispTRACY Core Generator .............................................................................................................................. 14-2
ispTRACY Core Linker..................................................................................................................................... 14-4
ispTRACY ispLA Program................................................................................................................................ 14-6
Conclusion ....................................................................................................................................................... 14-9
References....................................................................................................................................................... 14-9
Technical Support Assistance.......................................................................................................................... 14-9
LatticeECP-DSP sysDSP Usage Guide
Introduction ...................................................................................................................................................... 15-1
sysDSP Block Hardware .................................................................................................................................. 15-1
Overview ................................................................................................................................................. 15-1
sysDSP Block Software ................................................................................................................................... 15-2
Overview ................................................................................................................................................. 15-2
Targeting the sysDSP Block Using IPexpress ........................................................................................ 15-2
Targeting the sysDSP Block by Inference............................................................................................... 15-7
Targeting the sysDSP Block using Simulink ........................................................................................... 15-9
Targeting the sysDSP Block by Instantiating Primitives........................................................................ 15-10
sysDSP Blocks in the Report File .................................................................................................................. 15-10
MAP Report File.................................................................................................................................... 15-11
Post PAR Report File ............................................................................................................................ 15-11
Technical Support Assistance........................................................................................................................ 15-11
Appendix A. DSP Block Primitives ................................................................................................................. 15-12
MULT36X36 Primitive ........................................................................................................................... 15-12
MULT18X18 Primitive ........................................................................................................................... 15-12
MULT18X18MAC Primitive ................................................................................................................... 15-13
MULT18X18ADDSUB Primitive ............................................................................................................ 15-14
MULT18X18ADDSUBSUM Primitive ....................................................................................................15-15
MULT9X9 Primitive ............................................................................................................................... 15-16
MULT9X9MAC Primitive ....................................................................................................................... 15-17
MULT9X9ADDSUB Primitive ................................................................................................................ 15-18
MULT9X9ADDSUBSUM Primitive ........................................................................................................ 15-19
HDL Synthesis Coding Guidelines for Lattice Semiconductor FPGAs
Introduction ...................................................................................................................................................... 16-1
General Coding Styles for FPGA ..................................................................................................................... 16-1
Hierarchical Coding................................................................................................................................. 16-1
Design Partitioning .................................................................................................................................. 16-2
State Encoding Methodologies for State Machines ................................................................................ 16-3
Coding Styles for FSM ............................................................................................................................ 16-5
Using Pipelines in the Designs................................................................................................................ 16-6
Comparing IF statement and CASE statement .......................................................................................16-7
Avoiding Non-intentional Latches............................................................................................................ 16-8
相关PDF资料 |
PDF描述 |
|---|---|
| LFXTAL015822 | QUARTZ CRYSTAL RESONATOR, 0.032768 MHz |
| LFXTAL033073BULK | QUARTZ CRYSTAL RESONATOR, 22.1184 MHz |
| LGK2308-0301F | 2.5 MM AUDIO CONNECTOR, JACK |
| LGP1331 | 6.3V, DC POWER PLUG OR JACK |
| LGP2231 | 3.15V, DC POWER PLUG OR JACK |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC10E-5FN256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN484C | 功能描述:FPGA - 现场可编程门阵列 10.2K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC10E-5FN484I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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