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参数资料
| 型号： | LFEC10E-5FN256C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, 1280 CLBS, 10200 GATES, 420 MHz, PBGA256 |
| 封装： | 17 X 17 MM, LEAD FREE, FPBGA-256 |
| 文件页数： | 435/478页 |
| 文件大小： | 12564K |
| 代理商： | LFEC10E-5FN256C |
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Table of Contents
Lattice Semiconductor
LatticeECP/EC Family Data Sheet
5
FCRAM (Fast Cycle Random Access Memory) Interface..................................................................... 10-17
Generic High Speed DDR Implementation .................................................................................................... 10-17
Board Design Guidelines ............................................................................................................................... 10-17
References..................................................................................................................................................... 10-18
Technical Support Assistance........................................................................................................................ 10-18
Revision History ............................................................................................................................................. 10-18
Appendix A. Using IPexpress to Generate DDR Modules.......................................................................... 10-19
DDR Generic......................................................................................................................................... 10-19
DDR Memory Interface ......................................................................................................................... 10-20
Appendix B. Verilog Example for DDR Input and Output Modules ................................................................ 10-21
Appendix C. VHDL Example for DDR Input and Output Modules.................................................................. 10-23
Appendix D. Generic (Non-Memory) High-Speed DDR Interface .................................................................. 10-28
VHDL Implementation ........................................................................................................................... 10-28
Verilog Example .................................................................................................................................... 10-30
Preference File...................................................................................................................................... 10-31
Appendix E. List of Compatible DDR SDRAM ............................................................................................... 10-32
Appendix F. DDR400 Interface using the LatticeEC Evaluation Board.......................................................... 10-35
LatticeECP/EC and LatticeXP sysCLOCK PLL Design and Usage Guide
Introduction ...................................................................................................................................................... 11-1
Features ........................................................................................................................................................... 11-1
Functional Description...................................................................................................................................... 11-1
PLL Divider and Delay Blocks................................................................................................................. 11-1
PLL Inputs and Outputs .......................................................................................................................... 11-2
PLL Attributes.......................................................................................................................................... 11-3
LatticeECP/EC and LatticeXP PLL Primitive Definitions.................................................................................. 11-4
PLL Attributes Definitions........................................................................................................................ 11-4
Dynamic Delay Adjustment ..................................................................................................................... 11-6
PLL Usage in IPexpress................................................................................................................................... 11-7
Including sysCLOCK PLLs in a Design................................................................................................... 11-7
IPexpress Usage..................................................................................................................................... 11-7
EHXPLLB Example Projects ................................................................................................................... 11-9
Equations for Generating Input and Output Frequency Ranges .................................................................... 11-10
fVCO Constraint ..................................................................................................................................... 11-10
fPFD Constraint...................................................................................................................................... 11-10
Clock Distribution in LatticeECP/EC and LatticeXP ....................................................................................... 11-11
Primary Clock Sources and Distribution................................................................................................ 11-11
Clock Net Preferences ................................................................................................................................... 11-12
Primary-Pure and Primary-DCS............................................................................................................ 11-12
Global Primary Clock and Quadrant Primary Clock .............................................................................. 11-12
Secondary Clock Sources and Distribution........................................................................................... 11-13
Limitations on Secondary Clock Availability.......................................................................................... 11-13
Dynamic Clock Selection (DCS) .................................................................................................................... 11-14
DCS Waveforms ................................................................................................................................... 11-15
Use of DCS with PLL ............................................................................................................................ 11-17
Other Design Considerations ......................................................................................................................... 11-17
Jitter Considerations ............................................................................................................................. 11-17
Simulation Limitations ........................................................................................................................... 11-17
PCB Layout Recommendations for VCCPLL and GNDPLL if Separate Pins are Available ................. 11-18
DCS Usage with Verilog........................................................................................................................ 11-18
DCS Usage with VHDL .................................................................................................................................. 11-18
Technical Support Assistance........................................................................................................................ 11-19
Revision History ............................................................................................................................................. 11-19
Appendix A. Clock Preferences ..................................................................................................................... 11-20
ASIC...................................................................................................................................................... 11-20
相关PDF资料 |
PDF描述 |
|---|---|
| LFXTAL015822 | QUARTZ CRYSTAL RESONATOR, 0.032768 MHz |
| LFXTAL033073BULK | QUARTZ CRYSTAL RESONATOR, 22.1184 MHz |
| LGK2308-0301F | 2.5 MM AUDIO CONNECTOR, JACK |
| LGP1331 | 6.3V, DC POWER PLUG OR JACK |
| LGP2231 | 3.15V, DC POWER PLUG OR JACK |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFEC10E-5FN256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN484C | 功能描述:FPGA - 现场可编程门阵列 10.2K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFEC10E-5FN484I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC10E-5FN672I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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