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参数资料
| 型号： | M68HC12B |
| 厂商： | 飞思卡尔半导体(中国)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件页数： | 219/334页 |
| 文件大小： | 1671K |
| 代理商： | M68HC12B |
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BDLC MUX Interface
M68HC12B Family Data Sheet, Rev. 9.1
Freescale Semiconductor
219
15.7.1.2 Performance
The performance of the digital filter is best described in the time domain rather than the frequency domain.
If the signal on the BDRxD signal transitions, there is a delay before that transition appears at the filtered
Rx data output signal. This delay is between 15 and 16 clock periods, depending on where the transition
occurs with respect to the sampling points. This filter delay must be taken into account when performing
message arbitration.
For example, if the frequency of the MUX interface clock (f
BDLC
) is 1.0486 MHz, then the period (t
BDLC
)
is 954 ns and the maximum filter delay in the absence of noise is 15.259
μ
s.
The effect of random noise on the BDRxD signal depends on the characteristics of the noise itself. Narrow
noise pulses on the BDRxD signal is ignored completely if they are shorter than the filter delay. This
provides a degree of low pass filtering.
If noise occurs during a symbol transition, the detection of that transition can be delayed by an amount
equal to the length of the noise burst. This is a reflection of the uncertainty of where the transition is
actually occurring within the noise.
Noise pulses that are wider than the filter delay, but narrower than the shortest allowable symbol length,
are detected by the next stage of the BDLC’s receiver as an invalid symbol.
Noise pulses that are longer than the shortest allowable symbol length are detected normally as an invalid
symbol or as invalid data when the frame’s CRC is checked.
15.7.2 J1850 Frame Format
All messages transmitted on the J1850 bus are structured using the format shown in
Figure 15-4
.
J1850 states that each message has a maximum length of 101 PWM bit times or 12 VPW bytes, excluding
SOF, EOD, NB, and EOF, with each byte transmitted most significant bit (MSB) first.
All VPW symbol lengths in the following descriptions are typical values at a 10.4-Kbps bit rate.
15.7.2.1 SOF — Start-of-Frame Symbol
All messages transmitted onto the J1850 bus must begin with a long-active 200
μ
s period SOF symbol.
This indicates the start of a new message transmission. The SOF symbol is not used in the CRC
calculation.
DATA
E
O
D
OPTIONAL
I
F
S
IDLE
SOF
PRIORITY
(Data0)
MESSAGE ID
(DATA1)
DATA
n
CRC
N
B
IFR
EOF
IDLE
Figure 15-4. J1850 Bus Message Format (VPW)
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