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参数资料
| 型号： | M68HC12B |
| 厂商： | 飞思卡尔半导体(中国)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件页数： | 291/334页 |
| 文件大小： | 1671K |
| 代理商： | M68HC12B |
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Background Debug Mode (BDM)
M68HC12B Family Data Sheet, Rev. 9.1
Freescale Semiconductor
291
Figure 18-1
shows an external host transmitting a logic 1 or 0 to the BKGD pin of a target M68HC12 MCU.
The host is asynchronous to the target so there is a 0-to-1 cycle delay from the host-generated falling
edge to where the target perceives the beginning of the bit time. Ten target E cycles later, the target
senses the bit level on the BKGD pin. Typically, the host actively drives the pseudo-open-drain BKGD pin
during host-to-target transmissions to speed up rising edges. Since the target does not drive the BKGD
pin during this period, there is no need to treat the line as an open-drain signal during host-to-target
transmissions.
Figure 18-1. BDM Host to Target Serial Bit Timing
Figure 18-2
shows the host receiving a logic 1 from the target MCU. Since the host is asynchronous to
the target MCU, there is a 0-to-1 cycle delay from the host-generated falling edge on BKGD to the
perceived start of the bit time in the target MCU. The host holds the BKGD pin low long enough for the
target to recognize it (at least two target E cycles). The host must release the low drive before the target
MCU drives a brief active-high speed-up pulse seven cycles after the perceived start of the bit time. The
host should sample the bit level about 10 cycles after it started the bit time.
Figure 18-2. BDM Target to Host Serial Bit Timing (Logic 1)
EARLIEST
START OF
NEXT BIT
TARGET SENSES BIT
10 CYCLES
SYNCHRONIZATION
UNCERTAINTY
E CLOCK
TARGET MCU
HOST
TRANSMIT 1
HOST
TRANSMIT 0
PERCEIVED
START
OF BIT TIME
HIGH IMPEDANCE
HIGH IMPEDANCE
HIGH IMPEDANCE
EARLIEST
START OF
NEXT BIT
R-C RISE
10 CYCLES
10 CYCLES
HOST SAMPLES
BKGD PIN
PERCEIVED
START OF BIT
TIME
BKGD PIN
E CLOCK
TARGET
MCU
HOST
DRIVE TO
BKGD PIN
TARGET MCU
SPEEDUP
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