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参数资料
| 型号： | MC68MH360VR33LR2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 59/158页 |
| 文件大小： | 0K |
| 描述： | IC MPU QUICC 33MHZ 357-PBGA |
| 标准包装： | 180 |
| 系列： | M683xx |
| 处理器类型： | M683xx 32-位 |
| 速度： | 33MHz |
| 电压： | 5V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 357-BBGA |
| 供应商设备封装： | 357-PBGA（25x25） |
| 包装： | 带卷 (TR) |
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Appendix C. Connecting ISDN Multiple S/T or U Interfaces to QUICC32
C.3.3.2 U-Interface Conguration
Do the following for U-interface conguration:
IDL2 with time slot assigner (TSA enabled in reg. OR6[5–7]; TSA selection in
reg. OR0 to OR5)
Slave mode (DCL & FSC are input) - (pin M/S to GND)
FREQREF enabled at 2.048 MHz (reg. OR8[4] = 1)
C.3.3.3 QUICC32 Conguration
Do the following for QUICC32 conguration:
SCC3 using the QMC protocol for handling the different channels of the
multiplexed IDL2 bus. (D channels are HDLC encoded/decoded and B-channels
can be congured for transparent or HDLC framing)
SCC1 can be congured for Ethernet, HDLC, transparent, or UART.
SCC2 and SCC4 can be congured for HDLC, transparent, or UART.
The SPI is connected to the SCP port of each S/T or U interface for handling
conguration and control information.
For the U interface, the SPI/SCP connection can be replaced by a connection of
the 8-bit parallel port of the U transceiver to the processor bus of the QUICC.
One I/O signal can be dedicated for handling the SCPEN signal of each S/T or
U interface.
One interrupt signal can be dedicated for handling the IRQ signal of each S/T or
U interface.
F
re
e
sc
a
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S
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ic
o
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c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
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相关PDF资料 |
PDF描述 |
|---|---|
| MC68MH360VR25LR2 | IC MPU QUICC 25MHZ 357-PBGA |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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