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参数资料
| 型号： | MCIMX534AVV8C |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 800 MHz, RISC PROCESSOR, PBGA529 |
| 封装： | 19 X 19 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, TEPBGA-529 |
| 文件页数： | 143/178页 |
| 文件大小： | 4711K |
| 代理商： | MCIMX534AVV8C |
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Electrical Characteristics
i.MX53xA Automotive and Infotainment Applications Processors, Rev. 3
Freescale Semiconductor
67
Figure 31. DDR SDRAM DQ vs. DQS and SDCLK Read Cycle
4.7
External Peripheral Interfaces Parameters
The following subsections provide information on external peripheral interfaces.
4.7.1
AUDMUX Timing Parameters
The AUDMUX provides a programmable interconnect logic for voice, audio and data routing between
internal serial interfaces (SSIs) and external serial interfaces (audio and voice codecs). The AC timing of
AUDMUX external pins is governed by the SSI module. For more information, see the respective SSI
electrical specifications found within this document.
4.7.2
CSPI and ECSPI Timing Parameters
This section describes the timing parameters of the CSPI and ECSPI blocks. The CSPI and ECSPI have
separate timing parameters for master and slave modes. The nomenclature used with the CSPI / ECSPI
modules and the respective routing of these signals is shown in Table 44.
Table 43. DDR SDRAM Read Cycle 1
1 To receive the reported setup and hold values, read calibration should be performed in order to locate the DQS in the middle
of DQ window.
ID
Parameter
Symbol
SDCLK = 400 MHz
Unit
Min
Max
DDR26
Minimum required DQ valid window width
except from LPDDR2
—0.6
—
ns
DDR26(LP
DDR2)
Minimum required DQ valid window width
for LPDDR2
—0.425
—
ns
DDR27
DQS to DQ valid data
—
0.275
0.475
ns
SDCLK
SDCLK_B
DQS (input)
DQ (input)
DATA
DDR26
DDR27
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PDF描述 |
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| MCP23S08T-E/SS | 8 I/O, PIA-GENERAL PURPOSE, PDSO20 |
| MCP23008-E/P | 8 I/O, PIA-GENERAL PURPOSE, PDIP18 |
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参数描述 |
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| MCIMX535DVV1C | 制造商:Freescale Semiconductor 功能描述:IMX53 REV 2.1 COMM |
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