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参数资料
| 型号： | MCIMX534AVV8C |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 800 MHz, RISC PROCESSOR, PBGA529 |
| 封装： | 19 X 19 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, TEPBGA-529 |
| 文件页数： | 156/178页 |
| 文件大小： | 4711K |
| 代理商： | MCIMX534AVV8C |
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Electrical Characteristics
i.MX53xA Automotive and Infotainment Applications Processors, Rev. 3
Freescale Semiconductor
79
.
Figure 39. MII Transmit Signal Timing Diagram
4.7.5.3
MII Async Inputs Signal Timing (FEC_CRS and FEC_COL)
input timings listed in Table 53.
.
Figure 40. MII Async Inputs Timing Diagram
4.7.5.4
MII Serial Management Channel Timing (FEC_MDIO and FEC_MDC)
timings listed in Table 54. The MDC frequency should be equal to or less than 2.5 MHz to be compliant
with the IEEE 802.3 MII specification. However, the FEC can function correctly with a maximum MDC
frequency of 15 MHz.
Table 53. MII Async Inputs Signal Timing
Num
Characteristic 1
1 Test conditions: 25pF on each output signal.
Min
Max
Unit
M92
2 FEC_COL has the same timing in 10 Mbit 7-wire interface mode.
FEC_CRS to FEC_COL minimum pulse width
1.5
—
FEC_TX_CLK period
Table 54. MII Transmit Signal Timing
ID
Characteristics1
Min
Max
Unit
M10
FEC_MDC falling edge to FEC_MDIO output invalid (minimum propagation delay)
0
—
ns
M11
FEC_MDC falling edge to FEC_MDIO output valid (max propagation delay)
—
5
ns
M12
FEC_MDIO (input) to FEC_MDC rising edge setup
18
—
ns
FEC_TX_CLK (input)
FEC_TXD[3:0] (outputs)
FEC_TX_EN
FEC_TX_ER
M7
M8
M5
M6
FEC_CRS, FEC_COL
M9
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