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参数资料
| 型号： | ML60852A |
| 厂商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封装： | PLASTIC, QFP-44 |
| 文件页数： | 58/82页 |
| 文件大小： | 370K |
| 代理商： | ML60852A |
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FEDL60852A-03
1Semiconductor
ML60852A
60/81
EP0 receive packet ready bit (D0):
The local MCU can read this bit. Writing a “1” when D0=1 resets this bit
to “0”. The asserting and de-asserting conditions are described below.
Bit name
Asserting condition
Operation when asserted
EP0 receive packet ready (D0)
1. When data is received by EP0 and
stored in FIFO
2. When a setup packet is received
during control Read transfer or
control Write transfer
EP0
is
locked
(an
NAK
is
automatically returned when a data
packet is received from the host).
Data can be read from EP0RXFIFO
by local MCU.
Bit name
De-asserting condition
Operation when de-asserted
EP0 receive packet ready (D0)
1. When the local MCU has reset this
bit ( a “1” is written in this bit)
2. When the local MCU resets the
setup ready bit during control Write
transfer
EP0 can receive data.
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相关代理商/技术参数 |
参数描述 |
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