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参数资料
| 型号： | ML60852A |
| 厂商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封装： | PLASTIC, QFP-44 |
| 文件页数： | 77/82页 |
| 文件大小： | 370K |
| 代理商： | ML60852A |
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FEDL60852A-03
1Semiconductor
ML60852A
78/81
DMA Transfer Timing (7)
Memory to ML60852A (Demand Transfer, Single Address Mode)
Parameter
Symbol
Condition
Min.
Max.
Unit
Note
DREQ Disable Time
t
1
Load 20 pF
—
20
ns
FIFO Access Time
t
2
FIFO WRITE
42
—
ns
(1)
DACK Hold Time
t
3
0—
ns
Write Data Setup Time
t
4
30
—
ns
Write Data Hold Time
t
5
5—
ns
8-bit DMA
63
—
ns
(2)
Recovery Time
t
6
16-bit DMA
105
—
ns
(3)
Notes: (1) When in Single Address mode,A6: A0 and
CS are ignored.
t
2 is defined depending on DACK or WR which becomes active last.
(2) 3-clock time of oscillation clock (clock period: 21 ns).
(3) 5-clock time of oscillation clock (clock period: 21 ns).
(Note) The last Write to reach the byte size (maximum packet size) specified by the EP1 Payload
Register.
To terminate DMA transfer before reaching the maximum packet size, set EP1 Packet Ready by
writing "1"to the EP1 Endpoint Packet Ready bit.
,4-3
DIN
94
DACK
Last Packet Write
(Note)
t4
t3
t5
t6
t2
t1
DREQ
WR
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