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参数资料
| 型号： | ML60852A |
| 厂商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封装： | PLASTIC, QFP-44 |
| 文件页数： | 64/82页 |
| 文件大小： | 370K |
| 代理商： | ML60852A |
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FEDL60852A-03
1Semiconductor
ML60852A
66/81
Transmit Packet Ready Control Register (TXPKTCONT)
Address
0 x 3E
Type
Bit map
Access type
Read/Write
D7
D6
D5
D4
D3
D2
D1
D0
After a hardware reset
0
0000
00
After a bus reset
The previous value is retained
Definition
0
EPn (n=1,2,4,5) transmit packet ready control bit
This register is mainly used for controlling the double-layered FIFO structure operation of ML60852A.
Writing a “1” into this bit controls the assert and de-assert conditions of the EP1,EP2,EP4,EP5 transmit packet
ready interrupts and operations of bits corresponding to EPn (n=1,2,4,5) status register.
For EPn (n=1,2,4,5) status register, see “INTERNAL REGISTERS”.
This register controls the above conditions and bit operations only during transmission (from ML60852A to HOST)
and does not control them during reception (from HOST to ML60852A).
Write Disable
EP1 Transmit Packet Ready
Control bit
EP2 Transmit Packet Ready
Control bit
Write Disable
EP4 Transmit Packet Ready
Control bit
EP5 Transmit Packet Ready
Control bit
Write Disable
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