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参数资料
| 型号： | UPD703111GM-15-UEU |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件页数： | 124/238页 |
| 文件大小： | 6598K |
| 代理商： | UPD703111GM-15-UEU |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页当前第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页
Preliminary User’s Manual U16031EJ2V1UD
21
LIST OF FIGURES (2/6)
Figure No.
Title
Page
6-11
Timing of 2-Cycle DMA Transfer (SRAM
→ External I/O): Without Speculative Read ...............................275
6-12
Timing of 2-Cycle DMA Transfer (SDRAM
→ SRAM) ................................................................................276
6-13
Bus Configuration .......................................................................................................................................278
6-14
Outline of Timing During 2-Cycle Transfer (SRAM
→ SRAM): Divided by 1 (0 SRAM Waits)....................282
6-15
Outline of Timing During 2-Cycle Transfer (SRAM
→ SRAM): Divided by 2 (0 SRAM Waits)....................283
6-16
Outline of Timing During 2-Cycle Transfer (SRAM
→ SRAM): Divided by 3 (0 SRAM Waits)....................284
6-17
Outline of Timing During 2-Cycle Transfer (SRAM
→ SRAM): Divided by 4 (0 SRAM Waits)....................286
6-18
Circuit Example When Flyby Transfer Is Performed Between External I/O and SRAM..............................288
6-19
Timing of DMA Flyby Transfer (External I/O
→ SDRAM) ...........................................................................289
6-20
Timing of DMA Flyby Transfer (SRAM
→ External I/O)..............................................................................292
6-21
Timing of DMA Flyby Transfer (External I/O
→ SRAM)..............................................................................294
6-22
Timing of DMA Flyby Transfer (Page ROM
→ External I/O).......................................................................296
6-23
Timing of DMA Flyby Transfer (SDRAM
→ External I/O) ...........................................................................298
6-24
Timing of DMA Flyby Transfer (External I/O
→ SDRAM) ...........................................................................300
6-25
Buffer Register Configuration .....................................................................................................................305
6-26
Terminal Count Signal (TCn) Timing Example (1) ......................................................................................309
6-27
Terminal Count Signal (TCn) Timing Example (2) ......................................................................................309
6-28
Example of Forcible Termination of DMA Transfer.....................................................................................311
7-1
Servicing Configuration of Non-Maskable Interrupt ....................................................................................321
7-2
Acknowledging Non-Maskable Interrupt Request.......................................................................................322
7-3
RETI Instruction Processing .......................................................................................................................323
7-4
Maskable Interrupt Servicing ......................................................................................................................326
7-5
RETI Instruction Processing .......................................................................................................................327
7-6
Example of Processing in Which Another Interrupt Request Is Issued While an
Interrupt Is Being Serviced .........................................................................................................................329
7-7
Example of Servicing Interrupt Requests Simultaneously Generated ........................................................331
7-8
Software Exception Processing ..................................................................................................................354
7-9
RETI Instruction Processing .......................................................................................................................355
7-10
Exception Trap Processing.........................................................................................................................358
7-11
Restore Processing from Exception Trap ...................................................................................................358
7-12
Debug Trap Processing ..............................................................................................................................359
7-13
Restore Processing from Debug Trap ........................................................................................................360
7-14
Pipeline Operation at Interrupt Request Acknowledgment (Outline)...........................................................363
8-1
Power-Save Mode State Transition Diagram..............................................................................................382
8-2
BUSCLK Operation When HALT Mode Is Released ..................................................................................389
8-3
BUSCLK Operation When IDLE Mode Is Released ...................................................................................393
8-4
BUSCLK Operation When Software STOP Mode Is Released...................................................................398
9-1
Timer C Block Diagram...............................................................................................................................403
9-2
Basic Operation of Timer C ........................................................................................................................416
9-3
Operation After Overflow (When OSTCn = 1) ............................................................................................417
9-4
Capture Operation Example .......................................................................................................................418
相关PDF资料 |
PDF描述 |
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