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参数资料
| 型号： | UPD703111GM-15-UEU |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件页数： | 195/238页 |
| 文件大小： | 6598K |
| 代理商： | UPD703111GM-15-UEU |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页当前第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页
6
Preliminary User’s Manual U16031EJ2V1UD
Major Revisions in This Edition (1/4)
Page
Description
Throughout
Addition of the following product.
PD703111GM-15-UEU
Change of the following register name.
PFCAL
→ PFCALL
p.29
Addition of execution time of 150 MHz products to minimum instruction execution time in 1.2 Features
p.45
Addition of Note in 2.1 (2) Non-port pins
p.48
Addition of description in 2.3 (1) (b) (vii) UCLK (USB clock)
p.50
Modification of description in 2.3 (3) (b) (ii) DMAAK0, DMAAK1 (DMA acknowledge)
p.52
Modification of description in 2.3 (5) (b) (ii) DMAAK2, DMAAK3 (DMA acknowledge)
p.68
Addition of execution time of 150 MHz products to minimum instruction execution time in 3.1 Features
p.70
Modification of default value in 3.2.1 (2) Program counter (PC)
pp.86, 98
Modification of description in 3.4.7 Peripheral I/O registers
p.111
Change of table of VSWC setting values in 3.4.9 System wait control register (VSWC)
p.115
Modification of description in 4.2.1 Pin status during internal instruction RAM, internal data RAM, and
peripheral I/O access
p.121
Modification of description when BTn1 and BTn0 bits are set to 11 in 4.4.1 (1) Bus cycle type
configuration registers 0, 1 (BCT0, BCT1)
p.122
Modification of table of number of access clocks in 4.5.1 Number of access clocks
p.146
Addition to Cautions and modification of description in 4.5.6 (1) Line buffer control registers 0, 1 (LBC0,
LBC1)
p.147
Addition of Remark in 4.5.6 (1) (a) Speculative read function (read buffer function)
pp.148, 149
Modification of description, addition of Note, and addition to Cautions in 4.5.6 (1) (b) Write buffer function
p.155
Addition to Cautions in 4.7.1 (3) Bus cycle period control register (BCP)
p.161
Modification of Cautions in 4.9.1 (1) Cache configuration register (BHC)
p.170
Addition of (5) in 4.10.3 Cautions
p.177
Addition of timing and modification of Notes in 4.11.6 (1) SDRAM (when read, latency = 2, no idle state
insertion)
p.178
Addition of timing and modification of Notes in 4.11.6 (2) SDRAM (when read, latency = 2, two idle states
inserted, 32-bit bus width)
p.179
Addition of timing and modification of Notes in 4.11.6 (3) SDRAM (when written)
p.182
Addition of 4.14 Timing at Which T0 State Is Not Inserted
pp.214 to 217
Addition of timing and modification of Notes in Figure 5-9 SDRAM Single Read Cycle
pp.220 to 224
Addition of timing and modification of Notes in Figure 5-10 SDRAM Single Write Cycle
pp.227, 228,
232 to 234
Addition of timing and modification of Notes in Figure 5-11 SDRAM Access Timing
p.236
Modification of Caution in 5.3.6 (1) SDRAM refresh control registers 1, 3, 4, 6 (RFS1, RFS3, RFS4,
RFS6)
p.238
Modification of description in Table 5-1 Example of Interval Factor Settings
p.247
Addition of internal instruction RAM in block diagram in 6.2 Configuration
p.248
Addition to Cautions in 6.3.1 (1) DMA source address registers 0H to 3H (DSA0H to DSA3H)
p.250
Addition to Cautions in 6.3.2 (1) DMA destination address registers 0H to 3H (DDA0H to DDA3H)
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