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参数资料
| 型号： | UPD703111GM-15-UEU |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件页数： | 16/238页 |
| 文件大小： | 6598K |
| 代理商： | UPD703111GM-15-UEU |
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CHAPTER 3 CPU FUNCTION
112
Preliminary User’s Manual U16031EJ2V1UD
3.4.10 Initialization sequence
Initialize the V850E/ME2 in the following sequence.
<1> Automatically branch to address 100000H after reset is cleared
Set the following registers that affect the external bus access performance using the program located at
address 100000H.
Execution automatically branches to 100000H when the reset signal is input in the
power-on status.
System wait control register (VSWC)
Setting of a wait cycle for accessing the on-chip peripheral I/O
Data wait control registers 0 and 1 (DWC0 and DWC1)
Setting of a data wait cycle of the external bus
Address setup wait control register (ASC)
Setting of an address setup wait cycle of the external bus
Bus cycle control register (BCC)
Setting of an idle state of the external bus
As necessary, set chip area select control registers 0 and 1 (CSC0 and CSC1), bus cycle type configuration
registers 0 and 1 (BCT0 and BCT1), the local bus sizing control register (LBS), the endian configuration
register (BEC), line buffer control registers 0 and 1 (LBC0 and LBC1), and the page ROM configuration
register (PRC).
Cautions 1. Disable all interrupts from when the reset signal is cleared until when the program
code is completely transferred to the internal instruction RAM (while steps <1> to <3>
of the initialization sequence are being executed). Maskable interrupts are masked by
default and do not have to be disabled.
2. Set SDRAM configuration registers 1, 3, 4, and 6 (SCR1, SCR3, SCR4, and SCR6) after
the processing of step <2>.
<2> Checking LOCK bit of lock register (LOCKR)
After setting the registers in <1> above, check whether the LOCK bit of the LOCKR register is cleared to 0
(PLL is locked), and set the registers as follows.
(i)
System wait control register (VSWC)
Set to x7H (x: Value set in <1>)
For example, if 11H is set in <1>, set 17H here.
(ii) Bus mode control register (BMC)
Set the frequency division value of the external bus.
(iii) System wait control register (VSWC)
Re-set the value set in <1>.
(iv) Clock control register (CKC)
Set the internal system clock frequency division value.
(v) Clock source select register (CKS)
Switch from OSC output to SSCG output (switch the clock supply to the CPU from the input frequency
to the X1 and X2 pins to the frequency multiplied by 8 by the PLL).
Remark
The CKC and CKS registers must be rewritten in a special sequence because they are specific
registers.
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PDF描述 |
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