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参数资料
| 型号： | UPD703111GM-15-UEU |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件页数： | 168/238页 |
| 文件大小： | 6598K |
| 代理商： | UPD703111GM-15-UEU |
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CHAPTER 1 INTRODUCTION
35
Preliminary User’s Manual U16031EJ2V1UD
1.6.2 On-chip units
(1) CPU
The CPU uses five-stage pipeline control to enable single-clock execution of address calculations, arithmetic
logic operations, data transfers, and almost all other instruction processing.
Other dedicated on-chip hardware, such as a multiplier (16 bits
× 16 bits → 32 bits or 32 bits × 32 bits → 64
bits) and a barrel shifter (32 bits), help accelerate processing of complex instructions.
(2) Bus control unit (BCU)
The BCU starts the required external bus cycle based on the physical address obtained by the CPU. When
an instruction is fetched from external memory area and the CPU does not send a bus cycle start request, the
BCU generates a prefetch address and prefetches the instruction code. The prefetched instruction code is
stored in an instruction queue in the CPU.
The BCU controls a DRAM controller (DRAMC), page ROM controller (ROMC), and DMA controller (DMAC)
and performs external memory access and DMA transfer.
(a) SDRAM controller
The SDRAM controller generates the SDRAS, SDCAS, UUDQM, ULDQM, LUDQM, and LLDQM signals
and performs access control for SDRAM.
CAS latency 1 (excluding flyby DMA transfer), 2, and 3 are supported, and the burst length is fixed to 1.
A refresh function that supports the CBR refresh cycle and a dynamic self-refresh function based on an
external input are also available.
(b) Page ROM controller (ROMC)
This controller supports accessing ROM that includes the page access function.
It performs address comparisons with the immediately preceding bus cycle and executes wait control for
normal access (off-page)/page access (on-page). It can handle page widths of 8 to 128 bytes.
(c) DMA controller (DMAC)
This controller controls data transfer between memory and I/O instead of the CPU.
There are two address modes: flyby (1-cycle) transfer, and 2-cycle transfer. There are three bus modes,
single transfer, single step transfer, and block transfer.
(3) RAM
Instruction RAM (128 KB) and data RAM (16 KB) are provided.
The instruction RAM can be accessed in one clock from the CPU when an instruction is fetched. Its write
access time depends on the BUSCLK frequency to the CS0 space and the number of wait cycles. This RAM
is mapped from address 00000000H.
The data RAM can be accessed in one clock from the CPU when its data is read. It is mapped from address
FFFF8000H.
(4) Cache
An instruction cache (8 KB) is provided.
相关PDF资料 |
PDF描述 |
|---|---|
| UPD70F3271YGF-JBT-A | 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100 |
| UPD70F3261YGF-JBT-A | 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100 |
| UPD780031AYCW(A)-XXX | 8-BIT, MROM, 8.38 MHz, MICROCONTROLLER, PDIP64 |
| UPD780123GB(A1)-XXX-8ET | 8-BIT, MROM, 10 MHz, MICROCONTROLLER, PQFP52 |
| UPD780146GC-XXX-8BT | 8-BIT, MROM, 10 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| UPD703114 | 制造商:NEC 制造商全称:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114A | 制造商:NEC 制造商全称:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114GCA-XXX-8EU | 制造商:NEC 制造商全称:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114GCA-XXX-8EU-A | 制造商:NEC 制造商全称:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114GC-XXX-8EU | 制造商:NEC 制造商全称:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
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