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参数资料
| 型号： | UPD703111GM-15-UEU |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封装： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件页数： | 187/238页 |
| 文件大小： | 6598K |
| 代理商： | UPD703111GM-15-UEU |
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CHAPTER 2 PIN FUNCTIONS
52
Preliminary User’s Manual U16031EJ2V1UD
(5) P72 to P77 (Port 7) 3-state I/O
P72 to P77 function as a 6-bit I/O port that can be set to input or output in 1-bit units.
Besides functioning as an I/O port, in the control mode, these pins operate as DMA request input, DMA
acknowledge output, DMA transfer termination output (terminal count), real-time pulse unit (RPU) I/O, and
external interrupt request input.
The operation mode can be set to port or control mode in 1-bit units, specified by the port 7 mode control
register (PMC7).
(a) Port mode
P72 to P77 can be set to input or output in 1-bit units using the port 7 mode register (PM7).
(b) Control mode
P72 to P77 can be set to port/control mode in 1-bit units using the PMC7 register.
(i)
DMARQ2, DMARQ3 (DMA request) input
These are DMA service request signal input pins.
They correspond to DMA channels 2 and 3,
respectively, and operate independently of each other. The priority order is fixed to DMARQ0 >
DMARQ1 > DMARQ2 > DMARQ3.
These signals are sampled at the rising edge of the BUSCLK signal. Maintain an active level until a
DMA request is acknowledged.
(ii) DMAAK2, DMAAK3 (DMA acknowledge) output
These are acknowledge signal output pins that show a DMA service request was granted. They
correspond to DMA channels 2 and 3, respectively, and operate independently of each other.
In flyby transfer, these signals become active only when external memory is being accessed and
internal instruction RAM (in the write mode) is being accessed. When DMA transfers are being
executed between internal data RAM, internal instruction RAM (in the read mode), and on-chip
peripheral I/O, they do not become active.
In 2-cycle transfer, these are used as the signals to control the DMARQ2 and DMARQ3 signals.
(iii) TC2, TC3 (Terminal count) output
These are terminal count signal output pins that show that DMA transfer from the DMA controller is
complete. These pins correspond to DMA channels 2 and 3 respectively, and operate independently
of each other. The terminal count signals of DMA channels 0 to 3 can be commonly output from the
TC0 pin.
These signals become active for 1 clock at the rising edge of the BUSCLK signal.
(iv) INTPC20, INTPC21, INTPC30, INTPC31 (Interrupt request from peripherals) input
These are external interrupt request input pins and the external capture trigger input pins of timers
C2 and C3.
(v) TIC2, TIC3 (Timer input) input
These are external count clock input pins of timers C2 and C3.
(vi) TOC2, TOC3 (Timer output) output
These are pulse signal output pins of timers C2 and C3.
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PDF描述 |
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