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参数资料
| 型号： | ADSP-21375KSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 29/56页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 36 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（256 kB） |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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Memory Read—Bus Master
Use these specifications for asynchronous interfacing to memo-
ries. Note that timing for ACK, DATA, RD, WR, and strobe
timing parameters only apply to asynchronous access mode.
Table 25. Memory Read—Bus Master
1.0 V, 200 MHz
1.2 V, 266 MHz
Parameter Min
Max
Min
Max
Unit
Timing Requirements
t DAD
Address, Selects Delay to Data Valid 1, 2, 3
W + t SDCLK – 5.12
W + t SDCLK – 5.12
ns
t DRLD
RD Low to Data Valid
W–3
W–3
ns
t SDS
Data Setup to RD High 2.2
2.2
ns
t HDRH
Data Hold from RD High 4, 5
0
0
ns
t DAAK
t DSAK
ACK Delay from Address, Selects
ACK Delay from RD Low 5
2, 6
t SCDCLK – 11.4 + W
W – 7.25
t SCDCLK – 10.1 + W
W – 7.0
ns
ns
Switching Characteristics
t DRHA
Address Selects Hold After RD High RHC + 0.38
RHC + 0.38
ns
t DARL
Address Selects to RD Low 2
t SDCLK – 3.8
t SDCLK – 3.3
ns
t RW
t RWR
RD Pulse Width W – 1.4
RD High to WR, RD, Low HI + t SDCLK – 0.8
W – 1.4
HI + t SDCLK – 0.8
ns
ns
W = (number of wait states specified in AMICTLx register) × t SDCLK
HI = RHC + IC (RHC = (number of Read Hold Cycles specified in AMICTLx register) × t SDCLK
IC = (number of idle cycles specified in AMICTLx register) × t SDCLK )
H = (number of hold cycles specified in AMICTLx register) × t SDCLK
1
2
3
4
5
6
Data delay/setup: System must meet t DAD , t DRLD , or t SDS.
The falling edge of MSx, is referenced.
The maximum limit of timing requirement values for t DAD and t DRLD parameters are applicable for the case where AMI_ACK is always high and when the ACK feature is not
used.
Note that timing for ACK, DATA, RD, WR, and strobe timing parameters only apply to asynchronous access mode.
Data hold: User must meet t HDRH in asynchronous access mode. See Test Conditions on Page 49 for the calculation of hold times given capacitive and dc loads.
ACK delay/setup: User must meet t DAAK , or t DSAK , for deassertion of ACK (low). For asynchronous assertion of ACK (high) user must meet t DAAK or t DSAK .
Rev. D | Page 29 of 56 | April 2013
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PDF描述 |
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参数描述 |
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| ADSP-21375KSZ-ENG | 制造商:AD 制造商全称:Analog Devices 功能描述:SHARC Processor |
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