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参数资料
| 型号： | ADSP-21375KSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/56页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 36 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（256 kB） |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in
the IDP. For details on the operation of the PDAP, see the
PDAP chapter of the ADSP-2137x SHARC Processor Hardware
Reference .
Table 32. Parallel Data Acquisition Port (PDAP)
Note that the 20-bits of external PDAP data can be provided
through the external port DATA31–12 pins. On the
ADSP-21375 processors, PDAP can not be multiplexed on the
external port (since only DATA15–0). Use the SRU DAI
instead.
Parameter
Min
Max
Unit
Timing Requirements
t SPCLKEN 1
t HPCLKEN 1
t PDSD 1
t PDHD 1
t PDCLKW
t PDCLK
PDAP_CLKEN Setup Before PDAP_CLK Sample Edge
PDAP_CLKEN Hold After PDAP_CLK Sample Edge
PDAP_DAT Setup Before Serial Clock PDAP_CLK Sample Edge
PDAP_DAT Hold After Serial Clock PDAP_CLK Sample Edge
Clock Width
Clock Period
2.5
2.5
3.85
2.5
(t PCLK × 4) ÷ 2 – 3
t PCLK × 4
ns
ns
ns
ns
ns
ns
Switching Characteristics
t PDHLDD
t PDSTRIB
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
PDAP Strobe Pulse Width
2 × t PCLK + 3
2 × t PCLK – 1
ns
ns
1
Data source pins are DATA31–12 or DAI pins. Source pins for serial clock and frame sync are: 1) DATA11–10 pins, 2) DAI pins.
DAI_P20–1
(PDAP_CLK)
DAI_P20–1
(PDAP_HOLD)
DAI_P20–1/
ADDR23–4
(PDAP_DATA)
SAMPLE EDGE
t PDCLKW
t SPHOLD
t PDSD
t PDCLK
t HPHOLD
t PDHD
DAI_P20–1
(PDAP_STROBE)
t PDHLDD
Figure 24. PDAP Timing
Rev. D | Page 39 of 56 | April 2013
t PDSTRB
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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