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参数资料
| 型号： | ADSP-21375KSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 33/56页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 36 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（256 kB） |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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Serial Ports
To determine whether communication is possible between two
devices at clock speed n, the following specifications must be
confirmed: 1) frame sync delay and frame sync setup and hold,
2) data delay and data setup and hold, and 3) serial clock
(SCLK) width.
Table 27. Serial Ports—External Clock
Serial port signals are routed to the DAI_P20–1 pins using the
SRU. Therefore, the timing specifications provided below are
valid at the DAI_P20–1 pins.
1.0 V, 200 MHz
1.2 V, 266 MHz
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t SFSE 1
Frame Sync Setup Before SCLK
(Externally Generated Frame Sync in either Transmit
2.8
2.5
ns
or Receive Mode)
t HFSE 1
Frame Sync Hold After SCLK
(Externally Generated Frame Sync in either Transmit
2.5
2.5
ns
or Receive Mode)
t SDRE 1
t HDRE 1
t SCLKW
t SCLK
Receive Data Setup Before Receive SCLK
Receive Data Hold After SCLK
SCLK Width
SCLK Period
3.1
2.5
(t PCLK × 4) ÷ 2 – 1.5
t PCLK × 4
2.5
2.5
(t PCLK × 4) ÷ 2 – 1.5
t PCLK × 4
ns
ns
ns
ns
Switching Characteristics
t DFSE 2
Frame Sync Delay After SCLK (Internally Generated
t HOFSE
2
Frame Sync in either Transmit or Receive Mode)
Frame Sync Hold After SCLK (Internally Generated
Frame Sync in either Transmit or Receive Mode)
2
13.5
2
10.5
ns
ns
t DDTE 2
t HDTE 2
Transmit Data Delay After Transmit SCLK
Transmit Data Hold After Transmit SCLK
2
13.9
2
11
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Rev. D | Page 33 of 56 | April 2013
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参数描述 |
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