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参数资料
| 型号： | ADSP-21375KSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 31/56页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 36 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（256 kB） |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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Memory Write—Bus Master
Use these specifications for asynchronous interfacing to memo-
ries. Note that timing for ACK, DATA, RD, WR, and strobe
timing parameters only apply to asynchronous access mode.
Table 26. Memory Write—Bus Master
1.0 V, 200 MHz 1.2 V, 266 MHz
Parameter Min Max Min Max
Timing Requirements
Unit
t DAAK
t DSAK
ACK Delay from Address, Selects 1, 2
ACK Delay from WR Low 1, 3
t SDCLK – 11 + W t SDCLK – 10.1 + W
W – 7.35 W – 7.1
ns
ns
Switching Characteristics
t DAWH
t DAWL
Address, Selects to WR Deasserted 2
Address, Selects to WR Low 2
t SDCLK – 4.3 + W t SDCLK – 3.6 + W
t SDCLK – 2.7 t SDCLK – 2.7
ns
ns
t WW
t DDWH
t DWHA
t DWHD
WR Pulse Width W – 1.3 W – 1.3
Data Setup Before WR High t SDCLK – 3.0 + W t SDCLK – 3.0 + W
Address Hold After WR Deasserted H + 0.15 H + 0.15
Data Hold After WR Deasserted H + 0.02 H + 0.02
ns
ns
ns
ns
t DATRWH
Data Disable After WR Deasserted 4
t SDCLK – 1.37 + H t SDCLK + 10.7+ H t SDCLK – 1.37 + H t SDCLK + 4.9+ H
ns
t WWR
t DDWR
t WDE
WR High to WR, RD Low t SDCLK – 1.5+ H t SDCLK – 1.5+ H
Data Disable Before RD Low 2t SDCLK – 12 2t SDCLK – 5.1
WR Low to Data Enabled t SDCLK – 4.1 t SDCLK – 4.1
ns
ns
ns
W = (number of wait states specified in AMICTLx register) × t SDCLK , H = (number of hold cycles specified in AMICTLx register) × t SDCLK
1
2
3
4
ACK delay/setup: System must meet t DAAK , or t DSAK , for deassertion of ACK (low). For asynchronous assertion of ACK (high) user must meet t DAAK or t DSAK .
The falling edge of MSx is referenced.
Note that timing for ACK, DATA, RD, WR, and strobe timing parameters only applies to asynchronous access mode.
See Test Conditions on Page 49 for calculation of hold times given capacitive and dc loads.
Rev. D | Page 31 of 56 | April 2013
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参数描述 |
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