参数资料
| 型号： | ADT7468ZEVB |
| 厂商： | ON Semiconductor |
| 文件页数： | 4/81页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR ADT7468 |
| 标准包装： | 1 |
| 其它名称： | EVAL-ADT7468EB EVAL-ADT7468EB-ND |
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ADT7468
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
OPEN-DRAIN DIGITAL OUTPUTS,
PWM1 TO PWM3, XTO
Current Sink, I OL
8.0
mA
Output Low Voltage, V OL
0.4
V
I OUT = ?8.0 mA, V CC = +3.3 V
High Level Output Current, I OH
0.1
1.0
μA
V OUT = V CC
OPEN-DRAIN SERIAL DATA BUS OUTPUT (SDA)
Output Low Voltage, V OL
0.4
V
I OUT = ?4.0 mA, V CC = +3.3 V
High Level Output Current, I OH
0.1
1.0
μA
V OUT = V CC
SMBUS DIGITAL INPUTS (SCL, SDA)
Input High Voltage, V IH
Input Low Voltage, V IL
Hysteresis
DIGITAL INPUT LOGIC LEVELS (TACH INPUTS)
Input High Voltage, V IH
2.0
2.0
500
0.4
V
V
mV
V
5.5
V
Maximum input voltage
Input Low Voltage, V IL
0.8
V
?0.3
V
Minimum input voltage
Hysteresis
DIGITAL INPUT LOGIC LEVELS (THERM) ADTL+
Input High Voltage, V IH
Input Low Voltage, V IL
DIGITAL INPUT CURRENT
0.5
0.75 × V CCP
0.4
V p-p
V
V
Input High Current, I IH
Input Low Current, I IL
Input Capacitance, C IN
SERIAL BUS TIMING
?1
5
1
μA
μA
pF
V IN = V CC
V IN = 0
See Figure 2
Clock Frequency, f SCLK
10
400
kHz
Glitch Immunity, t SW
Bus Free Time, t BUF
Start Setup Time, t SU;STA
Start Hold Time, t HD;STA
SCL Low Time, t LOW
4.7
4.7
4.0
4.7
50
ns
μs
μs
μs
μs
SCL High Time, t HIGH
4.0
50
μs
SCL, SDA Rise Time, t R
SCL, SDA Fall Time, t F
Data Setup Time, t SU;DAT
Data Hold Time, t HD;DAT
250
300
1000
300
ns
μs
ns
ns
Detect Clock Low Timeout, t TIMEOUT
t LOW
t R
15
t F
35
ms
t HD; STA
Can be optionally disabled
SCL
t HIGH
t SU; STA
t SU; STO
SDA
t HD; STA
t HD; DAT
t SU; DAT
P
t BUF
S
S
Figure 2. Serial Bus Timing Diagram
Rev. 3 | Page 4 of 81 | www.onsemi.com
P
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PDF描述 |
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